JP3534917B2

JP3534917B2 - メモリアクセス制御方法

Info

Publication number: JP3534917B2
Application number: JP28983695A
Authority: JP
Inventors: 敬山本; 栄樹釜田; 元久伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-11-08
Filing date: 1995-11-08
Publication date: 2004-06-07
Anticipated expiration: 2015-11-08
Also published as: JPH09134314A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記憶モジユールに
データとそのデータに対する誤り検出・訂正コードとを
格納して、データの読み出し時に誤り検出・訂正を行う
メモリアクセス制御装置におけるメモリアクセス制御方
法に係り、特に、高速なデータ読み出しが必要な処理
と、高速なデータ読み出しを必要としない処理とのそれ
ぞれに対して、読み出しデータの誤り時に最適な訂正処
理を行うことを可能にしたメモリアクセス制御装置にお
けるメモリアクセス制御方法に関する。

【０００２】

【従来の技術】近年、コンピュータシステムが扱う情報
処理量の増大に伴い、記憶モジユール（主記憶、キャッ
シュメモリ等）も大容量のものが要求されていされてい
る。このため、コンピュータシステム、特に、１チップ
のマイクロプロセッサは、これらの記憶モジユールを中
央処理装置とは別のチップとして構成して備えられるこ
とが多くなっている。このようなコンピュータシステム
は、処理の高速性、高信頼性が要求されるが、前述した
ような別チップ化された大容量の記憶モジユールを持つ
システムは、中央処理装置へのデータの転送に時間がか
かる上、α線による障害、メモリチップ自体の障害等に
よるデータ誤りの危険性も高くなっており、これを回避
するために、データ誤りの迅速な検出・訂正を行う機構
を備えることが必須となっている。

【０００３】このデータ誤りの検出・訂正は、誤り検出
・訂正コード（ＥＣＣコード）を用いて行うのが一般的
である。ＥＣＣコードは、データの書き込み時に生成さ
れ、記憶モジュール内に保持されており、データの読み
出しの際に同時に読み出されて、読み出されたデータと
ＥＣＣコードとを用いてデータ誤りの検出・訂正が行わ
れる。この誤り検出・訂正を行うためにはある程度の時
間が必要である。

【０００４】そして、データの読み出し処理は、例え
ば、キャッシュメモリのタグのヒットチェック、キャッ
シュデータの読み出しのように、キャッシュからデータ
が読み出されるまである程度の時間を要するのが一般的
である。このため、中央処理装置は、そのデータを待ち
合わせるために演算を停止することになる。従って、デ
ータの読み出し処理は、極めて迅速な処理が必要とされ
る。そして、極めて高速な処理が要求される場合、中央
処理装置は、データの誤り検出を待たずに読み出したま
まのデータを用いて処理を行い、もし、データに誤りが
検出された場合には、実行中の処理に割り込みを掛けて
中央処理装置の処理を中断させるという方法が用いられ
ている。

【０００５】この種の制御を行うメモリアクセス制御の
方法として、例えば、特開平２−３０４６５３号公報等
に記載された技術が知られている。

【０００６】図４は従来技術によるメモリアクセス制御
装置の構成例を示すブロック図である。図４において、
１０１は記憶モジュール、１０２、１０３は処理装置
Ａ、Ｂ、１０４、１０５はラッチ、１０９は誤り訂正回
路、１１０は誤り検出回路、１１２、１１３はエラー割
り込み制御回路である。

【０００７】図４に示す従来技術において、処理装置Ａ
１０２と処理装置Ｂ１０３とは、それぞれ記憶モジュー
ル１０１より読み出したデータを用いた処理を行う。い
ま、処理装置Ａ１０２が処理を行うものとして、以下に
その動作を説明する。

【０００８】処理装置Ａ１０２は、記憶モジュール１０
１より読み出したデータをデータ線１１５、データ線１
１５を選択しているセレクタ１０７を通してラッチ１０
５に受け取り、そのデータを使用して処理を開始する。
記憶モジュール１０１より読み出されたデータは、同時
に誤り検出回路１１０にも送られる。誤り検出回路１１
０は、このデータと記憶モジュール１０１からデータと
共に読み出された信号線１１４上のＥＣＣコードとを用
いてエラーチェックを行い、エラーが検出された場合、
信号線１１１を通して処理装置Ａ１０２に割り込みをか
ける。

【０００９】処理装置Ａ１０２は、エラー割り込み制御
回路１１２がエラー割り込みを検出すると、エラーを含
んだ読み出しデータを用いて行っていた現行の処理を中
断し、記憶モジュール１０１の読み出しをもう一度行
う。このとき、エラー割り込み制御回路１１２は、セレ
クタ１０７を誤り訂正回路１０９側に切り替えておく。
読み出されたデータは、エラーの有無にかかわらず、誤
り訂正回路１０９により訂正されて出力され、そのデー
タが改めてラッチ１０５に受け取られる。処理装置Ａ１
０２は、このデータを用いて、処理のやり直しを行う。
処理装置Ｂ１０３における動作も前述と同様に行われ
る。

【００１０】図５は前述した従来技術を１次、２次の２
段のキャッシュメモリを有するシステムに適用した場合
のパーシャルライトの処理を説明するフローチャートで
あり、以下、これについて説明する。

【００１１】パーシャルライトは、キャッシュメモリへ
の単位書き込みデータ長よりもデータ長の短いデータを
書き込む処理であり、一度キャッシュメモリからデータ
を読み出した後、書き込みデータをそこへマージし、マ
ージ後のデータをキャッシュに書き込むものであり、デ
ータの読み出し時間がシステム性能上重要でない処理で
ある。このパーシャル処理は、従来技術の場合、図５に
示すフローに従って行われる。

【００１２】（１）パーシャルライトの処理が開始され
ると、まず、２次キャッシュからデータが読み出される
（ステップ５０１）。

【００１３】（２）この読み出されたデータが受け取ら
れ、書き込みデータとのマージ処理が行われる（ステッ
プ５０２、５０３）。

【００１４】（３）ステップ５０１で読み出されたデー
タは、マージ処理と並行して、誤り検出回路によりデー
タ誤りのチェックが行われ、データに誤りが検出される
と、誤り検出回路は、エラー信号を送出する（ステップ
５０６〜５０８）。

【００１５】（４）ステップ５０３で、マージ処理が終
了したとき、誤り検出回路からのエラー信号が受信され
ているか否かチェックし、エラー信号が受信されていな
ければ、マージしたデータを２次キャッシュに書き込ん
で処理を終了する（ステップ５０４、５０５）。

【００１６】（５）ステップ５０４でエラー信号が受信
されていた場合、再度、２次キャッシュからデータが読
み出される。この時点では、データのマージ処理は行わ
れず、読み出されたデータは、誤り訂正回路に入力され
て誤り訂正処理を受ける（ステップ５０９、５１０）。

【００１７】（６）誤り訂正後のデータが受け取られ、
ステップ５０３で行ったマージデータを排除して、再
度、書き込みデータとのマージ処理を行って２次キャッ
シュへの書き込みを行う（ステップ５１１、５１２）。

【００１８】

【発明が解決しようとする課題】前述した従来技術は、
図４により説明したように、複数の処理装置を有するシ
ステムに適用された場合、誤り検出回路からのエラー信
号を各処理装置に分配する必要があるため、エラー信号
の負荷が大きくなり、ディレイが厳しくなるという問題
点を生じる。エラー信号は、処理装置におけるキャンセ
ル動作を一刻も早く開始するために少しでも早く伝達す
る必要があるが、誤り検出回路を通過した出力信号であ
るためそもそもディレイが大きく、特に、超小型高集積
のマイクロプロセッサ等では、データとＥＣＣコードと
を合わせたビット幅がチップの大きさ（ピン数）と比較
して大きくなるため、記憶モジュールからのデータをチ
ップ上の複数の辺から読み込むことになり、それらを１
箇所に集めてから誤り検出・訂正を行わなければなら
ず、誤り検出・訂正の終了までに長時間を要することに
なり、負荷増大によるエラー信号のディレイの増加は深
刻な問題である。

【００１９】また、前述した従来技術は、図５の例で説
明したように、エラーが発生しない場合高速な処理を行
うことができるが、一度、エラーが生じた場合には、処
理装置が動作中の処理を止め、データ受け取り前の状態
に戻って、訂正後のデータを受け取り直すという処理が
必要となるため、処理装置が非常に複雑になるという問
題点を有している。また、処理装置が複雑になると、そ
れだけ論理規模も大きくなるため、各処理装置にこの機
構を付け加えると、装置全体としても論理規模が増大
し、ゲート数の限られた１チップ構成のマイクロプロセ
ッサ等では対応が困難となるという問題点を生じてしま
う。

【００２０】本発明の目的は、前記従来技術の問題点を
解決し、ディレイの厳しいエラー報告信号の負荷を軽く
することができ、また、システム全体の性能を落すこと
なく、論理規模の増大も最小限に留めて、記憶モジュー
ルの読み出しとデータのエラー処理を行うことができる
メモリアクセス制御装置におけるメモリアクセス制御方
法を提供することにある。

【００２１】

【課題を解決するための手段】本発明は、前述の目的を
達成するために、処理装置による処理として、記憶モジ
ュールからのデータ読み出し時間がシステム性能上重要
である処理と、記憶モジュールからのデータ読み出し時
間がシステム性能上重要でない処理とがあることに着目
してなされたものである。例えば、記憶モジュールがキ
ャッシュメモリのタグである場合、キャッシュメモリか
らデータが読み出されるまで処理装置がデータを待ち合
わせて演算を停止するため、タグの読み出し時間がシス
テム性能上非常に重要であるが、キャッシュメモリのパ
ージ処理（あるエントリの無効化）を行う際のヒットチ
ェックの場合には、通常パージ処理の頻度はあまり高く
ないため、タグの読み出し時間はそれほど重要ではな
い。

【００２２】本発明によれば前記目的は、データが記憶
される１次キャッシュと、データと誤り検出・訂正コー
ドとが記憶される２次キャッシュと、該２次キャッシュ
から読み出されたデータの誤り検出・訂正を行う誤り検
出・訂正回路と、該誤り検出・訂正回路により訂正され
たデータと２次キャッシュへの書き込みデータとをマー
ジするマージ回路とを備えたメモリアクセス制御装置に
おけるメモリアクセス制御方法において、１次キャッシ
ュミスによる２次キャッシュデータの読み出し処理を行
う際、２次キャッシュからの読み出しデータを前記誤り
検出・訂正回路を介さずに１次キャッシュへ転送し、２
次キャッシュへのパーシャルライト処理を行う際、２次
キャッシュからの読み出しデータを前記誤り検出・訂正
回路により訂正し、訂正後のデータと書き込みデータと
を前記マージ回路でマージし、マージされたデータを２
次キャッシュへ書き込むことにより達成される。

【００２３】また、前記目的は、前述において、前記メ
モリアクセス制御装置は、前記誤り検出・訂正回路によ
って訂正したデータを保持する機構を備え、１次キャッ
シュミスによる２次キャッシュデータの読み出し処理を
行う際、誤り検出・訂正回路が読み出したデータのエラ
ーを検出した場合、前記保持されている訂正済みのデー
タを１次キャッシュに転送することにより達成される。

【００２４】

【発明の実施の形態】以下、本発明によるメモリアクセ
ス制御方法が適用されたメモリアクセス制御装置の実施
形態を図面により詳細に説明する。

【００２５】図１は本発明第１の実施形態によるメモリ
アクセス制御装置の構成を示すブロック図であり、図の
符号は図４の場合と同一である。

【００２６】この図１に示す本発明の第１の実施形態
は、本発明の原理を説明するために好適な構成を有する
ものであり、２台の処理装置Ａ、Ｂに対して、記憶モジ
ュールの読み出しデータを与えると共に、データの誤り
検出・訂正を行うものである。そして、図１に示す例で
は、処理装置Ａ１０２が、記憶モジュール１０１からの
データ読み出し時間がシステム性能上重要である処理を
行い、処理装置Ｂ１０３が、データの読み出し時間がシ
ステム性能上重要でない処理を行うものとしている。

【００２７】処理装置Ａ１０２は、記憶モジュール１０
１より読み出したデータをデータ線１１５、データ線１
１５を選択しているセレクタ１０７を通して直接ラッチ
１０５に受け取り、このデータを使用して処理を行う。
一方、記憶モジュール１０１より読み出されたデータ
は、同時に誤り検出回路１１０にも入力される。誤り検
出回路１１０は、読み出されたデータと、このデータと
共に記憶モジュール１０１から読み出されたＥＣＣコー
ド１１４とを用いてエラーチェックを行い、さらに、誤
り訂正回路１０９は、誤り訂正を行って訂正後のデータ
をラッチ１０６に保持する。

【００２８】誤り検出回路１１０は、読み出しデータに
エラーを検出した場合、信号線１１１を通して処理装置
Ａ１０２に割り込みをかける。処理装置Ａ１０２のエラ
ー割り込み制御回路１１２は、エラー割り込みを検出す
ると、処理装置Ａ１０２における現行の処理を中断さ
せ、セレクタ１０７を切り替えてラッチ１０６から訂正
済みデータを改めてラッチ１０５に受け取り、処理装置
Ａ１０２に処理のやり直しを行わせる。

【００２９】一方、処理装置Ｂ１０３は、記憶モジュー
ル１０１より読み出したデータを直接受け取らず、誤り
訂正回路１０９により訂正されラッチ１０６に保持され
たデータのみをラッチ１０５に受け取ることが可能であ
り、このデータを使用して処理を行う。処理装置Ｂ１０
３は、記憶モジュール１０１からの読み出しデータの受
け取りが処理装置Ａ１０２に比較して遅くなるが、エラ
ー検出後の割り込みによる処理の中断、再実行の処理が
不要となるため、論理規模を小さくすることができる。

【００３０】前述した本発明の第１の実施形態によれ
ば、システム全体の性能を落すことなく、また論理規模
の増大も最小限に留めた記憶モジュールの読み出しデー
タに対するエラー処理機構を構成することが可能とな
る。

【００３１】また、本発明の第１の実施形態によれば、
エラー信号１１１を処理装置Ａ１０２のみに接続すれば
よいため、図４により説明した従来技術の場合に比較し
て、エラー信号の負荷を軽くすることができ、ディレイ
の改善を図ることができる。

【００３２】図２は本発明の第２の実施形態によるメモ
リアクセス制御装置の構成を示すブロック図である。図
２において、１２０は２次キャッシュアクセス制御回
路、１２１は２次キャッシュメモリのタグ部、１２２は
２次キャッシュメモリのデータ部、１２３はレジスタフ
ァイル、１２４は１次キャッシュメモリ、１２５は制御
部、１２６はデータ読み出し制御部（ＢＴ制御部）、１
２７はパーシャルライト制御部、１２８はヒットチェッ
ク回路、１２９、１３０は誤り検出回路、１３１、１３
２は誤り訂正回路、１３３、１３４、１３９、１４０、
１５０〜１５５はラッチ、１３５はＥＣＣコード生成回
路、１３６はマージ回路、１３７、１３８は３ステート
バッファ、１４１、１４２、１４９はセレクタである。

【００３３】図２に示す本発明の第２の実施形態は、本
発明を１次、２次の２段のキャッシュメモリを有するシ
ステムに適用したものである。そして、以下では、デー
タ読み出し時間がシステム性能上重要である処理が、２
次キャッシュメモリの読み出し処理であるとし、データ
の読み出し時間がシステム性能上重要でない処理が、パ
ーシャルライト処理であるとして説明する。

【００３４】図２に示す本発明の第２の実施形態は、２
次キャッシュメモリ（タグ部１２１、データ部１２
２）、２次キャッシュアクセス制御回路１２０、レジス
タファイル１２３、１次キャッシュメモリ１２４により
構成される。２次キャッシュアクセス制御回路１２０全
体の制御を行う制御部１２５内には、２次キャッシュメ
モリをアクセスするための様々な処理のための制御部が
含まれるが、図２ではその内、データ読み出し制御部１
２６、パーシャルライト制御部１２７を示している。

【００３５】次に、図２に示す本発明の第２の実施形態
の動作を、１次キャッシュミスによる２次キャッシュデ
ータの読み出し処理（ＢＴ処理）の動作の場合について
説明する。

【００３６】通常、ＢＴ処理中、レジスタファイル１２
３、１次キャッシュメモリ１２４を含む図示しない処理
装置における演算処理は、２次キャッシュ読み出しデー
タの待ち合わせのため中断している（パイプラインロッ
ク）ことが多いため、ＢＴ処理を１サイクルでも短くす
ることがシステム性能上重要である。従って、ＢＴ処理
のエラー処理は、エラー信号による割り込みを用いるモ
ードで行われる。このため、図２において、セレクタ１
４１はデータ線１４３側を、セレクタ１４２はデータ線
１４４側を選択している。

【００３７】この状態で、２次キャッシュ読み出しアド
レスが、レジスタファイル１２３によりラッチ１３９に
セットされると、このアドレスにより、２次キャッシュ
メモリのタグ部１２１とデータ部１２２と同時にアクセ
スされる。タグとデータとは同時に読み出され、タグ
は、ラッチ１５１を介してデータ線１４３からヒットチ
ェック回路１２８に入力される。ヒットチェック回路１
２８で、キャッシュヒットと判定された場合、このキャ
ッシュヒットの報告を受けた制御部１２５は、レジスタ
ファイル１２３、１次キャッシュメモリ１２４に対して
書き込み信号１４５を出力する。これにより、２次キャ
ッシュメモリのデータ部１２２からタグと同時に読み出
されたデータは、ラッチ１５５、データ線１４４、セレ
クタ１４２、データ線１４７を介してレジスタファイル
１２３、１次キャッシュメモリ１２４に書き込まれる。

【００３８】前述のタグと同時に読み出されたタグに対
するＥＣＣコードは、ラッチ１５０を介して、タグと共
に誤り検出回路１２９に入力され、データと同時に読み
出されたデータに対するＥＣＣコードは、ラッチ１５４
を介して、データと共に誤り検出回路１３０に入力され
る。そして、誤り検出回路１２９または１３０は、エラ
ーを検出すると、エラー信号１４８、１４９により制御
部１２５のデータ読み出し制御部１２６のエラー処理部
にエラーの発生を報告する。

【００３９】この報告を受けたデータ読み出し制御部１
２６のエラー処理部は、誤り訂正処理を開始し、レジス
タファイル１２３と１次キャッシュメモリ１２４とに対
して書き込みキャンセル信号１４６を出力して、前述の
データの書き込みを無効化し、セレクタ１４１、１４２
に誤り訂正回路側を選択されるる。この時点では、ラッ
チ１３３、１３４に誤り訂正回路１３１、１３２により
訂正されたタグ及びデータが保持されているので、これ
らのデータを用いて再度ヒットチェック動作、レジスタ
ファイル１２３及び１次キャッシュめもり１２４へのデ
ータの書き込み動作が行われる。

【００４０】図３は図２に示す本発明の第２の実施形態
のパーシャルライト処理の動作を説明するフローチャー
トであり、次に、図３を参照して、図２に示す本発明の
第２の実施形態の動作を、２次キャッシュメモリへのパ
ーシャルライトの動作の場合について説明する。

【００４１】パーシャルライトは、すでに説明したよう
に、キャッシュメモリへの単位書き込みデータ長よりも
データ長の短いデータを書き込む処理であり、一度キャ
ッシュメモリからデータを読み出した後、書き込みデー
タをそこへマージし、マージ後のデータをキャッシュに
書き込むという動作が必要である。パーシャルライト
は、このように効率の悪い処理であるから、通常、使用
される頻度は少ない。従って、パーシャルライトにおけ
るキャッシュメモリの読み出し処理時間は、システム性
能上それほど重要でないため、エラー処理モードとして
は誤り訂正後のデータを用いるモードが適している。こ
のため、図２において、セレクタ１４２はラッチ１３４
側を選択している。

【００４２】（１）前述の状態で、レジスタファイル１
２３より、ラッチ１３９に書き込みアドレスがセットさ
れると、このアドレスにより２次キャッシュメモリが参
照され、読み出されたデータ及びそのＥＣＣコードが、
ラッチ１５５、ラッチ１５４にセットされる（ステップ
３０１）。

【００４３】（２）ラッチ１５５、ラッチ１５４にセッ
トされた読み出しデータ及びそのＥＣＣコードは、誤り
検出回路１３０、誤り訂正回路１３２に与えられ、誤り
訂正回路１３２は、誤り検出回路１３０での誤りの有無
に関わらず誤り訂正を行い、その訂正後のデータをラッ
チ１３４に保持させる（ステップ３０２、３０３）。

【００４４】（３）一方、ラッチ１４０には、パーシャ
ルライトの書き込みデータがレジスタファイル１２３に
よりセットされる。マージ回路１３６は、ラッチ１３４
にセットされている誤り訂正後の２次キャッシュメモリ
からのデータに、ラッチ１４０にセットされた書き込み
データをマージする（ステップ３０４）。

【００４５】（４）セレクタ１４９は、パーシャルライ
ト制御部１２７によりマージ回路１３６側を選択するよ
うに制御されており、マージされたデータは、ラッチ１
５２にセットされて保持されると共に、ＥＣＣ生成回路
１３５に与えられる。ＥＣＣ生成回路１３５は、与えら
れたデータに対するＥＣＣコードを生成して、このＥＣ
Ｃコードをラッチ１５３にセットする。ラッチ１５２に
保持されているデータと、ラッチ１５３にセットされた
ＥＣＣコードとは、その後、３ステートバッファ１３７
及び１３８を介して２次キャッシュメモリのデータ部１
２２に書き込まれる（ステップ３０５）。

【００４６】前述したパーシャルライトの一連の処理
は、誤り訂正後のデータを得るまでの時間が必要とな
り、その分処理時間が長くなるが、データのエラー検出
時の割り込み時間が不要である。このため、本発明の第
２の実施形態は、パーシャルライトの処理におけるエラ
ー処理に関わる処理装置をが不要となり、論理規模を削
減することができる。さらに、エラー信号１５６をパー
シャルライト制御部１２７へ接続する必要がないため、
エラー信号１５６の負荷を軽くし、ディレイを小さくす
ることができる。

【００４７】

【発明の効果】以上説明したように本発明によれば、記
憶モジュールからのデータ読み出し時間がシステム性能
上重要である処理に対して、読み出しデータを処理装置
へ直接転送するモードを、また、記憶モジュールからの
データ読み出し時間が重要でない処理に対して、誤り検
出・訂正回路による誤り訂正後のデータを処理装置に転
送するモードを使用することにより、ディレイの厳しい
エラー報告信号の負荷を軽くすることができる。また、
本発明によれば、システム全体の性能を落すことなく、
論理規模の増大を最小限にとどめて、記憶モジュールか
らの読み出しデータに対するエラー処理を行うことがで
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態によるメモリアクセス
制御装置の構成を示すブロック図である。

【図２】本発明の第２の実施形態によるメモリアクセス
制御装置の構成を示すブロック図である。

【図３】図２に示す本発明の第２の実施形態のパーシャ
ルライト処理の動作を説明するフローチャートである。

【図４】従来技術によるメモリアクセス制御装置の構成
例を示すブロック図である。

【図５】従来技術を１次、２次の２段のキャッシュメモ
リを有するシステムに適用した場合のパーシャルライト
の処理を説明するフローチャートである。

【符号の説明】

１０１記憶モジュール１０２処理装置Ａ１０３処理装置Ｂ１０４、１０５、１３３、１３４、１３９、１４０、１
５０〜１５５ラッチ１０７、１０８、１４１、１４２、１４９セレクタ１０９、１３１、１３２誤り訂正回路１１０、１２９、１３０誤り検出回路１１２、１１３エラー割り込み制御回路１２０２次キャッシュアクセス制御回路１２１２次キャッシュメモリタグ部１２２２次キャッシュメモリデータ部１２３レジスタファイル１２４１次キャッシュメモリ１２５制御部１２６データ読み出し制御部（ＢＴ制御部）１２７パーシャルライト制御部１２８ヒットチェック回路１３５ＥＣＣコード生成回路１３６マージ回路１３７、１３８３ステートバッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者伊藤元久神奈川県秦野市堀山下１番地株式会社日立製作所汎用コンピュータ事業部内 (56)参考文献特開平３−41537（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/16 G06F 11/10 G06F 13/00

Claims

(57)【特許請求の範囲】

【請求項１】データが記憶される１次キャッシュと、
データと誤り検出・訂正コードとが記憶される２次キャ
ッシュと、該２次キャッシュから読み出されたデータの
誤り検出・訂正を行う誤り検出・訂正回路と、該誤り検
出・訂正回路により訂正されたデータと２次キャッシュ
への書き込みデータとをマージするマージ回路とを備え
たメモリアクセス制御装置におけるメモリアクセス制御
方法において、１次キャッシュミスによる２次キャッシュデータの読み
出し処理を行う際、２次キャッシュからの読み出しデー
タを前記誤り検出・訂正回路を介さずに１次キャッシュ
へ転送し、２次キャッシュへのパーシャルライト処理を
行う際、２次キャッシュからの読み出しデータを前記誤
り検出・訂正回路により訂正し、訂正後のデータと書き
込みデータとを前記マージ回路でマージし、マージされ
たデータを２次キャッシュへ書き込むことを特徴とする
メモリアクセス制御方法。
【請求項２】前記メモリアクセス制御装置は、前記誤
り検出・訂正回路によって訂正したデータを保持する機
構を備え、１次キャッシュミスによる２次キャッシュデ
ータの読み出し処理を行う際、誤り検出・訂正回路が読
み出したデータのエラーを検出した場合、前記保持され
ている訂正済みのデータを１次キャッシュに転送するこ
とを特徴とする請求項１記載のメモリアクセス制御方
法。