JP2665113B2 - 計算機システムと主メモリ制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＥＣＣ（Ｅｒｒｏｒ
Ｃｏｒｅｃｔｉｎｇ Ｃｏｄｅ）等の誤り訂正符号を付
加した計算機システムとその主メモリ制御装置等に係
り、特に、エラー発生時のシステムダウンを回避するの
に好適な計算機システム等に関する。

【０００２】

【従来の技術】誤り訂正符号については、電子情報通信
学会、当麻喜弘著「フォールトトレラントシステム論」
（平成２年６月１０日発行）の『半導体メモリにおける
誤り訂正』（１１２頁〜１２６頁）に詳しく述べられて
いる。例えば、ハミング距離“４”を有する符号は、１
ビットの誤りを訂正し、２ビットの誤りを完全に検出で
きることが理論的に知られており、ｍｏｄｉｆｉｅｄ
Ｈａｍｍｉｎｇ ＳＥＣ−ＤＥＣ ｃｏｄｅ等が有名で
ある。

【０００３】従来の計算機のメモリシステムでは、プロ
セッサやＩＯ装置から渡されたデータにエラーが含まれ
ているとそのアドレスとハミングコードやデータをロギ
ングし、マシンチェックや割り込みをプロセッサへ報告
して、処理をソフトウエアに依頼するのが普通である。

【０００４】しかしながら通常のプロセッサでは、スト
ア命令実行時にパイプラインを停止することなく、しか
もデータを主メモリまたはキャツシュへ正しく書き込め
たか確認することなく処理している。

【０００５】このため、上記ライトエラーを起こしたソ
フトウエアは、エラー障害を起こした命令以降にもスト
ア命令の実行やジェネラルレジスタの更新をしているか
も知れない。また、プロセススイッチが起きて別のソフ
トウエアを実行しているかも知れない。このため、マシ
ンチェックや割り込みにより起動されたソフトウエア
は、再実行することができず、システムダウンしてい
た。たとえば、モトローラ社製ＭＣ６８０２０は、デー
タを正しくキャッシュライトできたか確認することなく
処理をしている。

【０００６】

【発明が解決しようとする課題】従来の計算機システム
では、メモリへのデータの書き込みが正常であったかエ
ラーが発生したかを見ておらず、エラーデータがメモリ
に書き込まれ、このエラーデータがメモリから読み出さ
れて処理されたときシステムダウンに至ってしまうとい
う問題がある。

【０００７】本発明の目的は、プロセッサやＩＯ装置か
らのメモリライト時にエラーが発生した場合に、メモリ
システムダウンやキャッシュ障害を起こさず、システム
ダウンを回避する計算機システム等を提供することにあ
る。

【０００８】本発明の他の目的は、エラーデータを読み
出し時、当該エラーがメモリ障害なのか否かを識別しメ
モリ障害の場合にはメモリカードの交換の判断を容易に
する計算機システム等を提供することにある。

【０００９】本発明の更に他の目的は、メモリシステム
障害が発生しても、システムダウンさせない計算機シス
テム等を提供することにある。

【００１０】

【課題を解決するための手段】上記目的は、プロセッサ
と、誤り訂正符号付きデータを格納するための主メモリ
と、主メモリ制御装置と、前記プロセッサと前記主メモ
リ制御装置を接続するプロセツサバスと、前記主メモリ
制御装置と主メモリを接続するメモリバスを備え、前記
主メモリ制御装置が少なくとも、前記プロセッサバス上
のデータ誤りを検出する回路と、前記主メモリへライト
するデータに付加するチェックビットを生成する誤り訂
正符号生成回路と、シンドローム生成回路と、復号回路
を内蔵する計算機システムにおいて、プロセッサから渡
されたメモリへのライトデータに誤りを検出した場合に
特定の誤り訂正符号付きデータを前記主メモリへ書き込
むエラー注入回路と、主メモリから読み出したデータが
前記特定の誤り訂正符号付きデータであるか否かを検出
する注入エラー検出回路と、該注入エラー回路が前記特
定の誤り訂正符号付きデータを読み出したとき当該読み
出しを行ったソフトウエアのみの実行停止を行う手段と
を設けることで、達成される。

【００１１】

【作用】プロセッサやＩＯ装置からのメモリライト時に
データエラーを検出した場合、特定のデータとわざと誤
った特定の誤り訂正符号の組み合わせデータをメモリへ
ライトする。この時点ではマシンチェックや割り込みを
プロセッサへ通知せず、しかもエラーロギングもしな
い。メモリシステムもダウンさせない。一方、エラーデ
ータを読み出した時には、エラーロギングとマシチェッ
クや割り込み通知を行なう。この時、プロセッサは、ロ
ード命令を実行しており、データがプロセッサへ渡され
るまでデータ待ち状態となり、プロセッサのパイプライ
ンは停止している。このため、マシンチェックや割り込
みを受け付けた時、現在実行中のソフトウエア（プロセ
スまたはタスク）がメモリ障害を被るソフトウエアであ
ると特定できる。そこでマシンチェックハンドラや割り
込みハンドラは、メモリ障害発生報告をＯＳ（Ｏｐｅｒ
ａｔｉｎｇ Ｓｙｓｔｅｍ）へ通知し、ＯＳは、ＯＳ管
理のプロセス管理テーブルから当該ソフトウエア（プロ
セス、タスク）をアボートする。これにより、メモリ障
害発生によるシステムダウンを防ぐことが可能となる。

【００１２】一方、メモリリード時、２ビットエラー等
の復号不可能な障害が生じた時に、その原因が主メモリ
を構成するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄａｍ
Ｍｅｍｏｒｙ）そのものが故障したケースなのか、ある
いは、わざと誤ったデータを書き込んだケースなのか識
別する必要がある。

【００１３】前者の場合には早急にＤＲＡＭを交換しエ
ラー発生を防ぐ必要があり、後者の時には交換する必要
のないケースである。このケースを識別するために、メ
モリライト時にデータエラーを検出した時点で、わざと
復号不可能でかつ特定のデータパターンをライトし、リ
ード時ほとんど起きえないシンドロームパターンでかつ
読み出したデータと前記特定のデータパターンの一部が
一致した時に注入データパターンであると識別すること
ができる。ここで、データパターンの一部だけ一致化チ
ェックを行っているのはハード物量削減のためであり、
本質的な事ではない。

【００１４】プロセッサやＩＯ装置から渡されたメモリ
ライトデータに誤りを検出した場合に特定の誤り訂正符
号付きデータを前記主メモリへ書き込むエラー注入回路
は、プロセッサバスのエラー検出回路やＩＯバスのエラ
ー検出回路で生成されたエラー報告信号によりエラーの
無いデータと特定エラーパターンを選択するセレクタで
簡単に構成できる。ここで重要なことは、特定の誤り訂
正符号付きデータの満たすべき要件である。それは、誤
り訂正符号は復号不可能な符号でなければならないとい
う点である。もし、復号できてしまうと間違ったデータ
をプロセッサやＩＯ装置へ渡してしまうことになり、シ
ステム暴走と言う事態になりかねない。このため、でき
るだけ起こりそうもないシンドロームを生成できるチェ
ックビットを誤り訂正符号とすべきである。例えば、チ
ェックビットとしてビット単位に反転させた符号を採用
すればシンドロームが全ビット１となり、多重ビットエ
ラーが生じたことを意味し非常にまれな復号不可能なエ
ラーを生成できる。

【００１５】一方、エラーデータをリードした場合にメ
モリ障害エラーか、または注入データによるエラーかを
識別する注入エラー検出回路は、ほとんど生成されない
であろうシンドロームと注入データのアンド条件で検出
する回路で実現できる。ここで重要なことは、単なる復
号不可能なエラー検出回路ではなく注入したエラーであ
ることを識別できる回路であることである。

【００１６】

【実施例】以下、本発明の一実施例を図面を参照して説
明する。図２は、本発明の一実施例に係る計算機システ
ムの全体構成図である。Ｂ１０はプロセッサ、Ｂ２０は
キャッシュ、Ｂ３０は主メモリ制御装置、Ｂ４０は主メ
モリ、Ｂ５０はキャッシュバス、Ｂ６０はプロセッサバ
ス、Ｂ７０とＢ８０はＩＯ装置、Ｂ９０はＩＯバス、Ｂ
１００は主メモリへのアドレス線、Ｂ１１０はメモリバ
スを示している。

【００１７】またＢ１２０は、プロセッサＢ１０から主
メモリ制御装置Ｂ３０へのエラー報告信号であり、プロ
セッサがキャッシュＢ２０のデータを主メモリ制御装置
Ｂ３０へ転送する際、２ビットＥＣＣエラーが発生した
場合に主メモリ制御装置Ｂ３０へ報告するために使用す
る。尚、この信号線は、必ずしも必要であるというもの
ではない。

【００１８】Ｂ１３０はキッシュデータの誤りを検出す
るキッシュデータの誤り検出回路とキャッシュデータ復
号回路である。キャッシュデータを主メモリ制御装置Ｂ
３０へ転送する時に２ビットエラー等の復号不可能なエ
ラーを検出した場合、もし、信号Ｂ１２０がプロセッサ
バスＢ６０に存在すれば、主メモリ制御装置Ｂ３０へ報
告することができる。しかし、もし信号１３０が存在し
ないプロセッサバスであれば、マシンチェック等の手段
で主メモリ制御装置Ｂ３０へ報告する。

【００１９】次に、キャッシュＢ２０とＩＯ装置Ｂ７
０，Ｂ８０が主メモリ制御装置Ｂ３０を経由して主メモ
リＢ４０へデータをライトする場合の主メモリ制御装置
構成とその動作を、図３及び図１を参照して説明する。

【００２０】図３は、主メモリ制御装置Ｂ３０の全体構
成図である。Ｃ１０はプロセッサ制御部であり、Ｃ２０
はＩＯ制御部である。そして、Ｃ３０がメモリ制御部で
ある。Ｃ５０とＣ６０はそれぞれプロセッサ制御部とＩ
Ｏ制御部からのメモリアドレス信号であり、Ｃ４０とＣ
７０はそれぞれプロセッサ制御部とＩＯ制御部からのラ
イトデータエラー報告信号である。Ｃ８０は、メモリリ
ード時データにエラーを検出したことを示すメモリエラ
ー報告信号である。この信号はリードデータのどの位置
にエラーが発生したかや、２ビットエラーが発生し復号
不可能であること等を示す信号線である。Ｃ９０は、注
入エラーデータをリードしたことを示す信号線である。
Ｃ１００とＣ１１０はそれぞれプロセッサ制御部とＩＯ
制御部からのライトデータ信号である。また、Ｃ１０１
はメモリ制御部からプロセッサ制御部へのリードデータ
信号であり、Ｃ１１１はメモリ制御部からＩＯ制御部へ
のリードデータ信号である。また、Ｃ２００はフロセッ
サバスＢ６０上のライトデータ誤りを検出する回路であ
り、検出時にＣ４０を介してメモリ制御部Ｃ３０へ報告
される。Ｃ３００はＩＯバス９０上のライトデータ誤り
を検出する回路であり、検出時にＣ７０を介してメモリ
制御部Ｃ３０へ報告することができる。

【００２１】図１は、メモリ制御部Ｃ３０の構成図であ
る。なお、以下の説明を簡単にするために、誤り訂正符
号長を４ビット、データ長を１６ビットとするが、本発
明はこれらの仮定に限定されるものではないことはいう
までもない。Ｄ１０は、エラー注入回路であり、Ｄ２０
は、注入エラー検出回路である。Ａ４００はプロセッサ
制御部，ＩＯ制御部からの夫々のメモリアドレスＣ５
０，Ｃ６０の一方を選択するセレクタである。主メモリ
制御装置は、いずれかのアドレスを選択してメモリアド
レスを出力する。

【００２２】エラー注入回路Ｄ１０の内部構成について
説明する。Ａ６００は、プロセッサ制御部からのライト
データＣ１００またはＩＯ制御部からのライトデータＣ
１１０のいずれかを選択するセレクタであり、Ａ１０は
セレクタＡ６００で選択された方のライトデータをラッ
チするレジスタである。

【００２３】Ａ７００は、プロセッサ制御部からのライ
トデータエラー報告信号Ｃ４０またはＩＯ制御部からの
ライトデータエラー報告信号Ｃ７０のいずれかを選択す
るセレクタであり、Ａ１３０はその選択された信号を示
している。また、Ａ１５０はエラー注入時に使用する特
定データパターン信号である。

【００２４】ここでもし、メモリライトするために、セ
レクタＡ４００によりプロセッサ制御部からのメモリア
ドレスＣ５０が選択され、しかも、プロセッサ制御部か
らのライトデータエラー方向信号Ｃ４０がエラーを示す
ＯＮ状態の時（セレクタＡ７００が信号Ｃ４０側を選択
している。）、プロセッサ制御部からのライトデータＣ
１００がセレクタＡ６００で選択され、そのデータＣ１
００がラッチ回路Ａ１０にラッチされる。

【００２５】しかし、セレクタＡ１４０は、信号Ａ１３
０の指示（エラーを示すＯＮ状態による指示）により、
ラッチ回路Ａ１０のラッチデータＣ１００ではなく、特
定ライトデータパターンＡ１５０の方を選択し、ライト
データ信号線Ａ３０へ出力する。また、同様に、誤り訂
正符号生成回路Ａ２０の出力と、特定ライトデータパタ
ーンの特定チェックビットパターン信号Ａ１７０のいず
れか一方の信号がセレクタＡ１６０で選択されるが、こ
の例の場合には、信号Ａ１３０により特定チェックビッ
トパターン信号Ａ１７０が選択され、ライトデータ信号
線Ａ３０へ出力される。本実施例では、正しいチェック
ビットを反転したものを特定チェックビットパターンと
する。

【００２６】以上により、ライトデータ信号線Ａ３０に
は、注入エラーデータパターンが出力され、出力バッフ
ァＡ３００を介してメモリバスＢ１１０へ出力される。
この結果、主メモリへは、プロセッサ制御部からのライ
トデータＣ１００の代わりに、特定データパターンＡ１
５０に特定チェックビットパターンＡ１７０を付加した
データがライトされる。

【００２７】次に、メモリリード時の動作と回路構成を
説明する。メモリリードデータは、メモリバスＢ１１
０，入力バッファＡ５００を経由し、チェックビットＡ
６０データＡ７０がシンドローム生成回路Ａ５０へ入力
される。シンドローム生成回路Ａ５０の出力は、復号回
路Ａ８０へ入力され、その出力は、誤り訂正回路Ａ９０
とエラーラッチＡ２９０へ出力される。ここでもしエラ
ーが無ければ、Ａ５０のシンドロームは全て“０”であ
り、エラーラッチＡ２９０の値も“０”となり、正しい
リードデータがラッチ回路Ａ１２０にラッチされる。
尚、エラーとシンドロームの詳細については本発明の要
点ではないので、の詳しい回路構成については、特開平
２−２０６８５５号公報を参照されたい。

【００２８】次に、通常の修復不可能なエラー処理を示
す。リードデータに修復不可能なエラーが復号回路Ａ８
０で検出されると、ラッチ回路Ａ２９０にそのエラー情
報がラッチされ、メモリデータエラー報告信号線Ｃ８０
を介してプロセッサ制御部へ報告する。プロセッサ制御
部は、信号Ｃ８０がＯＮされた時にマシンチェックをプ
ロセッサへ報告することで何が起きたかを知らせること
ができる。プロセッサは、このエラーラッチをリードす
ることで詳しいエラー情報を知ることができる。

【００２９】最後に、注入したエラーデータを検出する
注入エラー検出回路Ｄ２０を説明する。Ａ１９０は４入
力アンド回路であり、シンドローム信号Ａ１８０の各ビ
ットのアンド出力を信号線Ａ２００へ出力する。また、
Ａ２３０はコンパレータで、リードデータＡ１００の一
部であるｎビット（０≦ｎ≦１６）信号Ａ２２０と、特
定ライトデータパターンの一部であるｎビット（０≦ｎ
≦１６）信号Ａ２１０の比較を行ない、その出力を信号
線Ａ２４０へ出力する。もちろん比較するｎビットは同
じビット位置のデータ同士でなければならない。Ａ２５
０は２入力アンド回路であり、その出力を信号線Ａ２６
０を介して注入エラーラッチＡ２７０へ転送する。

【００３０】以上の動作の結果、シンドロームが全て
“１”で、かつ特定ライトデータパターンの一部と一致
した場合には、そのリードデータのエラーは注入データ
をリードしたことによるエラーと判断できる。

【００３１】また、ラッチ回路Ａ２７０の出力は信号Ｃ
９０を介してプロセッサ制御部へ報告され、プロセッサ
制御部はプロセッサバスを介してプロセッサへマシンチ
ェックを報告すれば、マシンチェックハンドラーが起動
されるエラーラッチＡ２７０をリードすることで注入エ
ラーを知ることができる。複数のソフトウェアが並列に
動作している場合、プロセッサは、注入エラーデータを
読み出したソフトウェアの実行を停止することで、他の
ソフトウェアの実行を継続しても、支障は生じない。

【００３２】

【発明の効果】本発明によれは゛、ＥＣＣ等の誤り訂正
符号を付加した計算機の高信頼メモリシステムとキャッ
シュに関し、下記の効果がある。

【００３３】（１） メモリシステム障害が発生して
も、システムダウンさせず、障害を受けるソフトウエア
（プロセスはたはタスク）のみを実行停止（アポート）
できる。この結果、他のソフトウエアは、何ら影響を受
けずに済むこと。

【００３４】（２） プロセッサやＩＯ装置からのメモ
リライト時にエラーが発生した場合でもメモリシステム
ダウンやキャッシュ障害を起こさず、システムダウンを
避けることができる。

【００３５】（３） エラーデータを読み出した時、当
該エラーがメモリ障害なのか、またはエラー注入した結
果なのかを識別してメモリカードを交換すべきか判断で
きる。

【図面の簡単な説明】

【図１】図３に示す本発明の一実施例に係るメモリ制御
装置の詳細構成図である。

【図２】本発明の一実施例に係る計算機システムの全体
構成図である。

【図３】本発明の一実施例に係る主メモリ制御装置の構
成図である。

【符号の説明】

Ａ５０…シンドローム生成回路、Ａ８０…復号回路、Ａ
１４０，Ａ１６０，Ａ４００，Ａ６００，Ａ７００…セ
レクタ、Ａ１５０…特定データパターン、Ａ１７０…特
定チェックビットパターン、Ｂ１０…プロセッサ、Ｂ２
０…キャッシュ、Ｂ３０…主メモリ制御装置、Ｂ４０…
主メモリ、Ｂ５０…キャッシュバス、Ｂ６０…プロセッ
サバス、Ｂ７０，Ｂ８０…ＩＯ装置、Ｂ９０…ＩＯバ
ス、Ｂ１００…主メモリへのアドレス線、Ｂ１１０…メ
モリバス、Ｂ１２０…プロセッサＢ１０から主メモリ制
御装置Ｂ３０へのエラー報告信号、Ｃ１０…プロセッサ
制御部、Ｃ２０…ＩＯ制御部、Ｃ３０がメモリ制御部、
Ｃ５０…プロセッサ制御部からのメモリアドレス信号、
Ｃ６０…ＩＯ制御部からのメモリアドレス信号、Ｃ４０
…プロセッサ制御部からのライトデータエラー報告信
号、Ｃ７０…ＩＯ制御部からのライトデータエラー報告
信号、Ｃ８０…メモリリード時データにエラーを検出し
たことを示すメモリエラー報告信号、Ｃ９０…注入エラ
ーデータをリードしたことを示す信号線、Ｃ１００とプ
ロセッサ制御部からのライトデータ信号、Ｃ１１０…Ｉ
Ｏ制御部からのライトデータ信号、Ｃ１０１…メモリ制
御部からプロセッサ制御部へのリードデータ信号、Ｃ１
１１…メモリ制御部からＩＯ制御部へのリードデータ信
号、Ｃ２００…フロセッサバスＢ６０上のライトデータ
誤りを検出する回路、Ｃ３００…ＩＯバス９０上のライ
トデータ誤りを検出する回路、Ｄ１０…エラー注入回
路、Ｄ２０…注入エラー検出回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 福中 秀忠 神奈川県秦野市堀山下１番地 株式会社 日立製作所 神奈川工場内 (72)発明者 中山 晴之 神奈川県秦野市堀山下１番地 株式会社 日立製作所 神奈川工場内 (72)発明者 岩本 博志 神奈川県秦野市堀山下１番地 株式会社 日立製作所 神奈川工場内 (56)参考文献 特開 平１−227275（ＪＰ，Ａ) 特開 平４−162160（ＪＰ，Ａ)

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 プロセッサと、誤り訂正符号付きデータ
   を格納する主メモリと、主メモリ制御装置と、前記プロ
   セッサと前記主メモリ制御装置を接続するプロセッサバ
   スと、前記主メモリ制御装置と前記主メモリを接続する
   メモリバスとを備える計算機システムの前記主メモリ制
   御装置において、前記プロセッサバス上のデータ誤りを
   検出する回路と、前記主メモリヘライトするデータに付
   加するチェックビットを生成する誤り訂正符号生成回路
   と、リードデータのシンドローム生成回路と、復号回路
   と、プロセッサから渡されたメモリへのライトデータに
   誤りを検出した場合に特定の誤り訂正符号付きデータを
   前記主メモリへ書き込むエラー注入回路と、主メモリか
   ら読み出したデータが前記特定の誤り訂正符号付きデー
   タであるか否かを検出する注入エラー検出回路とを設け
   たことをことを特徴とする主メモリ制御装置。
2. 【請求項２】 請求項１において、特定の誤り訂正符号
   付きデータは、チェックビット部とデータ部から成り、
   前記チェックビット部は、前記データ部の正しいチェッ
   クビットをビット単位に反転させた符号であることを特
   徴とする主メモリ制御装置。
3. 【請求項３】 請求項１において、前記特定の誤り訂正
   符号付きデータは、チェックビット部とデータ部から成
   り、前記チェックビット部は、前記データ部の正しいチ
   ェックビットをビット単位に反転させた符号とし、前記
   注入エラー検出回路は、前記シンドローム生成回路によ
   って生成されたシンドロームが全て１であり、かつ主メ
   モリから読み出したデータのデータ部と前記特定の誤り
   訂正符号付きデータのデータ部の一部が一致することを
   検出する回路で構成したことを特徴とする主メモリ制御
   装置。
4. 【請求項４】 請求項３において、前記注入エラー検出
   回路で検出された信号と前記復号回路で検出された信号
   を個別線とすることによりメモリ障害の有無を識別する
   ようにしたことを特徴とする主メモリ制御装置。
5. 【請求項５】 プロセッサと、誤り訂正符号付きデータ
   を格納するための主メモリと、主メモリ制御装置と、前
   記プロセッサと前記主メモリ制御装置を接続するプロセ
   ツサバスと、前記主メモリ制御装置と主メモリを接続す
   るメモリバスを備え、前記主メモリ制御装置が少なくと
   も、前記プロセッサバス上のデータ誤りを検出する回路
   と、前記主メモリへライトするデータに付加するチェッ
   クビットを生成する誤り訂正符号生成回路と、シンドロ
   ーム生成回路と、復号回路を内蔵する計算機システムに
   おいて、プロセッサから渡されたメモリへのライトデー
   タに誤りを検出した場合に特定の誤り訂正符号付きデー
   タを前記主メモリへ書き込むエラー注入回路と、主メモ
   リから読み出したデータが前記特定の誤り訂正符号付き
   データであるか否かを検出する注入エラー検出回路と、
   該注入エラー検出回路が前記特定の誤り訂正符号付きデ
   ータを読み出したとき当該読み出しを行ったソフトウエ
   アのみの実行停止を行う手段とを設けたことを特徴とす
   る計算機システム。
6. 【請求項６】 プロセッサと、誤り訂正符号付きデータ
   を格納するキャッシュと、誤り訂正符号付きデータを格
   納する主メモリと、主メモリ制御装置と、前記プロセッ
   サと前記キャッシュを接続するキャッシュバスと、前記
   プロセッサと前記主メモリ制御装置を接続するプロセッ
   サバス及びエラー報告信号と、前記主メモリ制御装置と
   主メモリを接続するメモリバスとを備え、前記プロセッ
   サは少なくともキャッシュデータの誤りを検出するキャ
   ッシュデータ誤り検出回路とキャッシュデータ復号回路
   を内蔵し、前記主メモリ制御装置は少なくとも、前記プ
   ロセッサバス上のデータ誤りを検出する回路と、前記主
   メモリへライトするデータに付加するチェックビットを
   生成する誤り訂正符号生成回路と、シンドローム生成回
   路と、復号回路とを内蔵した計算機システムにおいて、
   前記プロセッサは、前記キャッシュデータの主メモリへ
   の転送時にエラーを検出しかつ該エラーが復号不可能で
   あるとき前記エラー報告信号を介して主メモリ制御装置
   へ報告する手段を備え、前記主メモリ制御装置は、前記
   エラー報告信号に従い特定の誤り訂正符号付きデータを
   前記主メモリへ書き込むエラー注入回路と、主メモリか
   ら読み出したデータが前記特定の誤り訂正符号付きデー
   タであるか否かを検出する注入エラー検出回路を備える
   ことを特徴とする計算機システム。
7. 【請求項７】 請求項６において、特定の誤り訂正符号
   付きデータは、チェックビット部とデータ部から成り、
   前記チェックビット部は、前記データ部の正しいチェッ
   クビットをビット単位に反転させた符号であることを特
   徴とする計算機システム。
8. 【請求項８】 請求項６において、前記特定の誤り訂正
   符号付きデータは、チェックビット部とデータ部から成
   り、前記チェックビット部は、前記データ部の正しいチ
   ェックビットをビット単位に反転させた符号とし、前記
   注入エラー検出回路は、前記シンドローム生成回路によ
   って生成されたシンドロームが全て１であり、かつ主メ
   モリから読み出したデータのデータ部と前記特定の誤り
   訂正符号付きデータのデータ部の一部が一致することを
   検出する回路で構成したことを特徴とする計算機システ
   ム。
9. 【請求項９】 請求項８において、前記注入エラー検出
   回路で検出された信号と前記復号回路で検出された信号
   とを個別線とすることによりメモリ障害の有無を識別す
   るようにしたことを特徴とする計算機システム。
10. 【請求項１０】 プロセッサと、誤り訂正符号付きデー
    タを格納する主メモリと、主メモリ制御装置と、ＩＯ装
    置と、前記プロセッサと前記主メモリ制御装置を接続す
    るプロセッサバスと、前記主メモリ制御装置と主メモリ
    を接続するメモリバスと、前記主メモリ制御装置とＩＯ
    装置を接続するＩＯバスとを備え、前記主メモリ制御装
    置は少なくとも、前記プロセッサバス上のデータ誤りを
    検出する回路と、前記ＩＯバス上のデータ誤りを検出す
    る回路と、前記主メモリへライトするデータに付加する
    チェックビットを生成する誤り訂正符号生成回路とシン
    ドローム生成回路と復号回路を内蔵する計算機システム
    において、前記主メモリ制御装置に、プロセッサやＩＯ
    装置から渡された主メモリへのライトデータに誤りを検
    出した場合に特定の誤り訂正符号付きデータを前記主メ
    モリへ書き込むエラー注入回路と、主メモリから読み出
    したデータが前記特定の誤り訂正符号付きデータである
    か否かを検出する注入エラー検出回路を設けたことを特
    徴とする計算機システム。
11. 【請求項１１】 プロセッサと、誤り訂正符号付きデー
    タを格納するメモリと、メモリ制御装置と、前記プロセ
    ッサと前記メモリ制御装置を接続するプロセッサバス
    と、前記メモリ制御装置と前記メモリを接続するメモリ
    バスとを備える計算機システムにおいて、プロセッサか
    ら渡されたメモリへのライトデータに誤りを検出したと
    き特定の誤り訂正符号付きデータを前記ライトデータに
    代えてメモリへ書き込み、メモリから読み出されたデー
    タが前記特定の誤り訂正符号付きデータであるか否かを
    検出し、前記特定の誤り訂正符号付きデータがメモリか
    ら読み出されたときは当該読み出しを行ったソフトウェ
    アのみの実行を停止させることを特徴とする計算機制御
    方法。