JPH0375834A - パリティの置換装置及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分瞥） 本発明は逐次的パリティ補正装置及び方法に関し、より
詳細には、面］故障型二１ンピューク・システムにおけ
るパリティエラーの訂正装置及び方法に関する。

（発明の技術的背景及び先行技術） 標準的なコンピュータ・システムにおいては、データ処
理中に該コンピュータ・システムの動作の停止を伴う様
な誤動作を発生ずる場合が有る。

これらの誤動作ばとりわｉ′ｌ誤ったデータ若しくは誤
ったマイクロ命令が原因で発生し易い。データもマイク
ロ命令も時に誤ったまま記１ｑ装置に記憶され、その結
果、誤った情報が該記憶装置から読み出される事になる
。データの−・貫性の保証を支援するため、パリティ　
ピッＩ・と呼ばれる何加データが記憶情報にイ］加され
る。パリテイ・データを生成する事並びに検査する事は
コンピュータ技術分野では周知である。もしパリティ検
査の結果、誤データの存在が報知されれば、従来のコン
ビｊ−１ ２ −クでは誤り報知信号を生成し、且つオペレーターが介
入するまで動作を停止する。成る種のシステムでは単一
のビットエラーを訂正する能力を有するが、１詔中に２
個のビットエラーが有れば訂正不可能である。

この種の問題を解決し、その他の便益も考慮して、成る
部分のデータに対する“訂正可能”ソースを用いる面Ｊ
故障型（ｆａｕｌｔ　ｔｏｌｅｒａｎｔ　ｔｙｐｅ）コ
ンピュータが開発され、また、誤りを訂正するための誤
り訂正型ハードウェア及びアルゴリズムも開発されてい
る。訂正可能ソースとは該コンビ１．−タの停止若しく
はオペレーターの介入が無くとも該装置に蓄えられた誤
データを同定且つ訂正する該コンピュータの能力を意味
する。耐故障型の１例ではランダム・アクセス・メモリ
（ＲＡＭ）に蓄えられたデータを直接アクセスしている
。該ＲＡＭから読みだされた誤データを、該コンビコ−
タに悪影響を及ぼさずに、検査且つ訂正する事の可能な
１システムが開発されている。

時間的臨界経路（タイム・クリティカル・パス）とは、
実行且つ評価されようとしている特定の動作に関しての
最長所要時間の、若しくは最長所要時間に属する、デー
タ経路を意味する。時間的臨界経路と名付けるデータ経
路の意義は、コンピュータの作動においては機掠のその
他の部分の作動が如何に高速であっても問題に成らない
と云う事を認識する事に在る。システム全体はその最長
所要時間経路以上に早く作動する事は不可能である。

従って、コンピュータの諸能力を強化するためには、各
時間的臨界経路を解析し、それらの能率向」二の方策を
図らなければ戒らない。

ＲＡＭ内の記憶データを読みだし、それをデータ処理装
置が最終的に利用する経路としては、在来、２種類のこ
の種時間的臨界経路が使われている。第１の経路はＲＡ
Ｍからレジスタに至るものである。第２の経路は演算器
を介してレジスタに至るものである。けだし、演算器は
それ自体時間的臨界経路である。一般にＲＡＭ内データ
は読みだけ後、使用前、一時、ＲＡＭデータ・レジスタ
に蓄えられる。ＲＡＭデータ・レジスタを用いれ３ ４ ば、最緊状態に在るデータ処理装置が記憶装置からデー
タを読みだす場合より、データの読みだし使用に必要な
実効時間が短縮されるのである。

データがその使用に先立ってレジスタに蓄えられて、従
ってＲＡＭから直接読みだすより遥かに高速にレジスタ
から読みだせると云う車でデータ・レジスタの付加利用
はコンピブー−り全体の速度向上に決定的な威力を発揮
している。

第１図はＲＡＭデータ・レジスタ及び演算器間のデータ
経路にパリティ検査器及びパリティ生成器を具えた先行
技術での耐故障型システムの実施例を図示ｊ−る。訂正
可能型ＲＡＭアレイの様な記４ｇ装置内には、データ語
１２と、該データ語用パリテイ・データ１４と、予備メ
モリ１６とがある。

予備メモリはＲＡ　Ｍを自動訂正式にするため記憶装置
内に用意されているのである。ＡＬＵ（演算器）として
図示されている処理装置Ｉ８は命令を実行し、ＲＡＭア
レイ１０から読みだされたデータを処理する。ＲＡ　Ｍ
データ・レジスタ２ｏはＲＡＭアレイ１０に記ＩＱされ
たデータに対する演算器１８の読み出し速度向上に資す
るものである。

データ経路３０ばデータ語１２及びデータ語１２と結合
したパリテイ・データ１４を共に転送する。

該データは逐次的若しくは並列的に当業者周知の方法で
転送される筈である。

パリティ検査器３２及びパリティ生成器３４は、ＲＡＭ
アレイ１８から読みだされたデータ語１２を演算器１８
での処理に先立って検査するためＲＡＭデータ・レジス
タ２０及び演算器１８間に挿入されている。実際にはパ
リティ生成器３４及びパリティ検査器３２とは屡々同一
回路部分の大半を明らかに共有しているのであるが、そ
れらを機能的に区別し分りやすくするため、分離して図
示しである。データ経路４０はデータ語１２及びパリテ
イ・データ１４をＲＡＭデータ・レジスタ２０からパリ
ティ検査器３２に転送するためのものである。誤りが検
知されると、制御回路４２は誤り報告信号をパリティ検
査器から経路４４を介して受は取り、下流のレジスタ（
図示無し）を中断し、その間にパリティ生成器３４がデ
ータ語５ ６ １２用の正常パリテイ・データ５０を生成する。

データ語■２のみがデータ経路５２上をパリティ生成器
３４に転送され、ＲＡＭアレイ１０から読みだされた全
データ用としてデータの正誤を問わずパリティ生成器３
４をして正常パリティを生成させるように動作する。そ
の結果、データ経路５４はデータ語１２及び新規生成パ
リティ５０を演算器１８に転送する事になる。生成パリ
ティ５０が用意できるとｓ９＋Ｊ御回路４２ばデータ語
１２の処理を再開させる。更に演算器１８はデータ語１
２δこ命令を実行し、演算器１８の出力の形にしてデー
タ経路５６で他のレジスタに転送されて他のパリティ検
査器で検査される。制御回路４２ばＲＡＭに記憶された
誤データを訂正し、且つ誤ったデータや計算のシステム
を除去するための誤り訂正アルゴリズムの創成もするの
である。

該先行技術による逐次的パリティ訂正システムは、多く
の応用目的には価値が有るが、比較的低速のパリティ検
査器３２及びパリティ生成器３４が演算器１８を含む臨
界経路内に有るのが欠点である。従って、演算器１８は
パリティ検査器３２が誤パリティ発生の有無を確認しな
い内は、及びパリティ生成器３４が正常パリティ５０を
生成しない内はデータ処理を開始しないのである。通常
の正常データは−に記の時間臨界経路に不要な遅延を加
える事に成る訳である。該遅延は誤発生の有無に拘らず
、パリティ生成器３４が各データ語１２総てに正常パリ
ティ５０を生成する事から生しるのである。

上記のごとく、演算器は時間的臨界経路を含んでいる。

先ｊテ技術による成るシステムのパリティ生成器付き演
算器の実施例では、演算器の３１算結実用パリテイ・デ
ータは該結果に対するパリティの生成によって初めてパ
リティが結合されたものと威る。該方法には次の様な２
個の欠点が在る：１）低速装置が時間的臨界経路内に設
定されている：及び２）該結果が誤りであった場合、正
常なパリティが誤データに対して生成され、従って下流
のレジスタは誤りを検知できない事になる。性能改善の
ため、パリティ予測装置が設定されては７ ８ いた。パリティ予測とは演算器の計算結果に対してデー
タ語のパリティを計算する方法である。パリティ予測に
は、データ語Ａ及びＢに対する演算器の演算結果のパリ
ティを計算するため、演算器に並列的に別個の回路が使
用される。該パリティ予測はＡ、Ｂを使用し、且つＡ及
びＢに関する演算結果から如何なるパリティがＡ及びＢ
のパリティとして得られるかを予測する事である。従っ
て、予測パリティは、計算結果を基礎とするものでは無
いため、演算器の正常な演算とは無関係である。

予測回路機構はどの場合も時間的臨界経路の外部回路で
あり、従って誤り発生の有無は、下流のパリティ検査器
に決定を委ねる事になる。

更により低速な時間的臨界経路は他にも存在し得よう；
従って成る種の応用にとっては先行技術による誤り訂正
システムは効果が無くは無いであろう。

（発明の要約） 本発明は訂正システムの耐故障型特徴を保持した侭、コ
ンピュータ・システムの性能を向上するものである。コ
ンピュータ・システムに関しては、常に全システ１、の
速度向上の欲求が存在する。速度向」−のためには、時
間的臨界経路を解析して如何にして全経路の性能を向上
するかが追求される。

本発明ば訂正可能メモリ・ソース及び該データを使用す
る処理装置間の時間的臨界経路における逐次的パリティ
訂正速度及び効率の改善を図る事に在る。本発明はパリ
ティ検査器及びパリティ生成器を使用するけれども、Ｒ
ＡＭデータ・レジスタ及び演算器間の時間的臨界経路か
らは外し、演算器のデータ経路に並列的に設定されてい
る。パリティ検査器は演算器の演算に干渉せずに演算器
への入力データを検査する事が出来る。即ち、検査の実
行中、演算器はその命令を実行し且つデータを処理し続
けて居られるのである。データに誤りが無ければ、処理
は継続し、パリティ検査のためにデータ経路を遅延させ
る事は無い。

誤データが検知されるという忌避的事態になると、パリ
ティ検査器は誤データの存在を報知する誤り信号を生成
する。この誤り報知信号は数個の９ ０ 機能を有する制御回路に入力される。まず、該誤データ
を検知するためのその他のパリティ検査器に該データを
転送し得る総ての下流レジスタは一時的に“中断”され
る。この動作によって下流にある誤り検知器のどれかが
システムを停止させるのを防止する事が出来る。次に、
演算器は該誤データを無修正で出力端に転送するよう命
令される。

該データは、並列的に設定されたパリティ検査器と繋が
れたパリティ生成器が生成した新パリティデータと結合
される。この新たに生成したパリテイ・データはデータ
自体は誤りが在るかもしれないが該データにとって今や
正常であって、かくしてＲＡＭデータ・レジスタ内のデ
ータに代って演算器に再入力するため代入される。

ひとたび、該データが比較的高速な演算で代入されると
、制御回路は演算器に新データの処理をさせ、その結果
、下流のレジスタは通常の処理を再開する事が出来るよ
うになる。本発明は、データを訂正するのに用いられる
実際のアルゴリズムが先行技術用のそれと同しものが使
えるという別の便益も有する。

該誤り訂正回路機構及び方法は本明細書の構成部分では
無い。パリティ検査器３２が次の２状態の何れの場合で
も誤り信号を生成すると云う事は銘記さるべきである。

即ち、第１の状態とは、データ語１２が不正常であり、
パリテイ・データ１４が正常な場合である。第２の状態
とは、パリテイ・データ１４は不正常であるが、他方デ
ータ語１２は正常な場合である。本発明は、これら２個
の誤り状態を区別せずに扱うものである。

（実施例） 第２図は本発明の望ましい実施例のブロック図である。

以下詳述するように、本発明は先行技術システムの性能
を改善するものである。

先行技術同様、本発明はＲＡＭデータ・レジスタが演算
器に転送するデータを検査する目的で、パリティ検査器
１００及びパリティ生成器↓０２を使用する。しかしな
がら、該パリティ検査器１００及びパリティ生成器１０
２はＲＡＭデータ・レジスタ１０６と演算器１１０を繋
くデータ経１ ２ 路から外れて設定され、データ経路１１２を介した直接
結合を可能にしである。パリティ検査器１００は並列的
データ経路１１４を使用する事によって演算器１１０と
並列的にデータを検査し、従って演算器１１０によるデ
ータ語１１６の処理が遅延することは無い。演算器１１
０は通常は上記の様に演算結果に対してパリティを生成
するのでなく、その演算結果に対するパリティを予測す
る。そこで、誤データが入力されれば、演算器１１０の
出力は誤りに成る事になる。パリティ予測は入力データ
語のパリティに依存するから、そのパリティが誤れば誤
った予測が発生ずる筈である。こうして、誤パリティ発
生後に該データに対してパリティが生成されなげれば放
らないことになる。

先行技術による耐故障型システムの特徴の本質的部分は
保持する必要が在る。ＲＡＭデータ・レジスタ１０６及
び演算器１１０間の直路からパリティ生成器１０２を外
す事によって、演算器１、１．０は結局、付帯パリティ
１２０が不正常なデータ語１１６入力を受は取る場合が
有るようになる。システムが作動を持続しようとすれば
、下流側レジスタ及びパリティ検査器は結局誤りを検知
してシステムを停止させる。そのため、パリティ生成器
１０２は先行技術同様データ語１１６用の正常パリティ
１２２を生成するよう準備されて居るのである。

パリティ検査器１００は誤パリティがデータ語１１６に
対して存在する事を報知する誤り信号を生成する。先行
技術同様、誤り信号は経路１２Ｇを介して制御回路１２
４に転送され、制御回路は誤りを含んだデータを検知し
て機械を停止させるレジスタ及び演算器てを中断する。

本発明の制９Ｊｕ回路１２４は上述の機能の他、他の機
能も有する。

該制御回路１２４は経路１３０上を通して信号を演算器
１１０に伝達し、演算器１１．０がその入力端のデータ
語１１６を、その出力端に無修正で転送するよう命令す
る。下流のレジスタは中断されているので、線路１３２
Ｊ：に生したデータはデータ経路１３４及び１３６で描
かれた新規経路によ３ ４ る以外進行できない。データ経路１３４には演算器１１
０が転送したデータ語１１６しか存在しない。データ経
路１３４上に現れたデータ語１１６に対する正常な新規
生成パリティ１２２はデータ経路１３６に沿ってマルチ
プレクサ１４０の入力端に共に進行しデータ語１１６と
結合する。

マルチプレクサ１４０はＲＡＭアレイ１４２及びＲＡＭ
データ・レジスタ１０６間に挿入され、その第１入力端
は、ＲＡＭアレイ１４２と繋がれ、ＲＡＭアレイ・デー
タをＲＡＭデータ・レジスタ１０６に、そして結局ば演
算器１１０に転送する。

その第２入力端は、上記のごとく、データ経路１３６に
繋がれている。制９卸回路１２４からマルチプレクサ１
４０へデータ経路１４４を介して番地選択信号が伝達さ
れる。マルチプレクサから一対の入力端の一つ及び次い
で出力データを選択する事はマルチプレクサ利用技術で
は周知である。

稼働時、ＲＡＭアレイ１４２から読み取られたデータ語
１１６はデータ経路１４６を介してマルチプレクサ１４
．０の第１入力端に繋がれる。誤りが検知されなければ
、マルチプレクサ１４０の第１入力は制御回路１２４に
選択され、データ語１１６及びそのパリテイ・データ１
２０ばデータ経路１５０を介してＲＡＭデータ・レジス
タ１０６に転送させられる。データ語１１６及びそのパ
リテイ・データ１２０ば演算器１１０が必要とするまで
、一時的にＲＡＭデータ・レジスタ１０６に保持される
。演算器１１０でデータ受り入れの用意が出来るとデー
タ語１　］、　６ば演算器１１０に入力される。この間
、パリティ検査器１１、０は誤パリティの有無を確認す
るため、データ語１１６に対するパリテイ・データ１．
２０の検査を開始する。普通であればパリティ検査は誤
りの無い事を確認し、それば演算器１１０によるデータ
語１１６の演算処理に際してシステムに時間損失が全く
生しない事を意味する。

誤パリティ発生と云う忌避的事態では、パリティ検査器
１００は誤りを検知し、誤り報知信号を生成してデータ
経路１２６を経て制御回路１２４に転送する事になって
いる。望ましい実施例にお５ ６ いて実行される方法、即ち、誤り発生時、積極的に信号
を生成する事で誤動作を報知し得る技術については通常
の経験者なら周知の事である。誤り報知信号が正常パリ
ティ報知信号の終端に成る事も明らかである。パリティ
生ノ戊器１０２ばデータ経路１５２を経てパリティ生成
器１．０２に結合したパリティ検査器］、　ＯＯによっ
て転送されたデータ語１１６用パリテイを生成する。制
御回路１２４はパリティ検査器１００から誤り報知信号
を受は取ると３個の機能を実行する。第１に、制御回路
１２４は演算器１１０及びデータ経路１３２から下流の
着火レジスタ総てを中断する信号を発信する。この機能
は下流のパリティ検査器が誤パリティを検知してシステ
ムを停止に追い込むのを防止するものである。第２に、
制御回路１２４ば演算器１１０に対してデータ語１．１
６を無修正でその出力端に転送するよう命令を発信する
。こうずれば、データ語１１６をその侭データ経路１３
２及び１３４に現わずことができる。演算器１１０及び
データ経路１３２から下流のレジスタは今や中断されて
いるので、データ語１１６はデータ経路１３２に沿って
伝播出来ないが、データ経路１３４に沿ってデータ経路
１３６に進行する事ば出来る。データ経路１３６て、デ
ータ語１■６　（演算器１１０による転送されたもの）
、及び生成パリティ１２２　（パリティ生成器１０２に
より生成されたもの）とは結合されて共にマルチプレク
サ１４０の第２入力端に進行する。第３に、制御回路１
２４はマルチプレクサ１４０に対して、誤り報知信号が
無く正常な作動モードの■【１にその第１入力端に現わ
れるデータでは無く、マルチブレクリ−がその第２入力
端に現われるデータを選択するよう命令するための番地
選択信号を発信する。制御回路１２４の第３機能は、デ
ータ４Ｉ（１１６用に生Ｉ戊された訂正パリテイ・デー
タ１２２がデータ語１１６と結合後、旧パリテイ・デー
タ１２０を訂正パリテイ・データ１２２て置換するもの
である。

従って、データ語１１６及び訂正パリテイ・データ１２
２は通常、データ経路１５０に沿い、７ ８ 特記（ｊｌ用のＲＡＭデータ・レジスタ１０６に進行す
る。演算器１４０にデータ語１１６処理の用意が出来る
と、データ語１１６及び訂正パリティ１２２はＲＡＭデ
ータ・レジスタ１０６から読みだされる。データ語１１
６は入力されて演算器１１０て処理され、パリティ検査
器１０ｏはデータ語１１６をその訂正パリテイ・データ
１２２に対して検査する。検査でデータの正常である事
が報知される筈であり、従って制御回路１２４ば今やデ
ータ経路１３２から下流の着先レジスタの中断を解除す
る事になり、演算器１１０はデータ語１１６を処理する
事が出来るようになり、そしてマルチプレクサ１４０は
再びデータ経路１４６上に現われるデータを選択してＲ
Ａ　Ｍデータ・レジスタ１０６に出力するようになる。

演算器１１０はデータ語１１６に対し命令を実行し、そ
の出力は下流に進行して着先レジスタ及びパリティ検査
器に達するがそこでは最早誤パリティは検出されない筈
であり、従ってシステムは、誤り訂正方法が整合的で、
データ語１１６を訂正し続ける限り、作動し続ける筈で
ある。システムの各データ経路は作動状態を、従って非
停止状態を続け、コンピュータは作業者の介入を要せず
作動し続ける。こうして此処に間隙された新規且つ巧妙
な発明の利用によってコンピュータ・システムの面ｌ故
障型特徴を保持しつつ、パリティ検査性能の改善要求を
達成出来るのである。

本発明の望ましい実施例の明細は−ｊ二連の通りである
が、その各種別型、別構造及び同等例を本明細書を利用
すれば当業者は構想できる筈である。

例えば、ＲＡＭデータ・レジスタの利用ば１実施例に過
ぎない。通常の経験有る当業者にとって何等かの一時記
憶装置若しくは方法、例えばキヤ・２シユ・メモリを本
発明の範囲内でレジスタの代りに用いる事は周知で有る
。かくして、本発明は本記述の特定実施例に限定される
事無く、特許請求の範囲に限定されるものである。

（明細書の要約） 本発明は逐次的パリティ補正方法に関し、より特記的に
は本発明は耐故障型コンピュータ・シス９ テムにおｉＪる誤パリティ訂正装置及び力性に関する。

【図面の簡単な説明】

第１図は逐次的誤パリティ訂正用の先行技術による回路
のブロック図である。 第２図は本発明の実施例にかかる回路のブロック図であ
る。 符号の説明 １０・・・・・・ＲＡ　Ｍアレイ、 ２０・・・・・・ＲＡＭデータ・レジスタ、３２・・・
・・パリティ検査器、 ３４・・・・・・パリティ生成器、 １８・・・・・・演算器（ＡＬＵ）、 ４２・・・・・・制御回路、 １４２・・・・・・ＲＡＭアレイ、 １４０・・・・・・マルチプレクサ、 １０６・・・・・・ＲＡＭデータ・レジスタ、王１０・
・・・・・演算器、 １２４・・・・・・制９卸回路、 １００・・・・・パリティ検査器、 １０２・ ・・パリシィ生成器。 １ 手 続 補 正 書 （方式） １、事件の表示 平成２年特許願第１３２４ ２４号 ２、発明の名称 逐次的パリティ訂正装置及び方法 ３補正をする者 事件どの関係 出 願 人 ４、代 理 人 ５、補正命令の日刊 平底２年８月２３日 （同各に徒史Ｔ工し） ４８−

Claims (1)

1. 【特許請求の範囲】 １）データ処理コンピュータにおいて、 データ及びその結合パリテイ（奇偶）情報記憶用訂正可
   能記憶素子； 記憶素子から検索されたデータ及びその結合パリテイ情
   報を一時的に記憶するため、記憶素子に作動的に結合さ
   れた一時記憶素子； 一時記憶素子に一時的に記憶されたデータを処理し且つ
   該結果をデータ出力端末に転送するため、一時記憶素子
   に作動的に結合されたデータ処理装置； 記憶データをその結合パリテイ情報と共に検査し、且つ
   該検査状態を示す信号を生成するため、データ処理装置
   と並列的に一時記憶素子に作動的に結合されたパリテイ
   検査器； 該記憶データ用の正常パリテイを生成し且つパリテイ出
   力端末に該結果を供与するため、パリテイ検査器に作動
   的に結合されたパリテイ生成器； 訂正可能記憶素子に作動的に結合された第１マルチプレ
   クサ（多重通信制御装置）入力端末、データ処理装置の
   データ出力端末及びパリテイ出力端末に接続された第２
   マルチプレクサ入力端末、及び選択端末を有するマルチ
   プレクサ；パリテイ検査器に作動的に結合されており且
   つ検査状態信号に応じて動作する制御回路；誤パリテイ
   報知信号に応答してデータ処理装置のデータ出力端末に
   接続されたデータ経路を一時中断し、データ処理装置が
   記憶データを直接データ出力端末に転送し且つ第２マル
   チプレクサ入力端末を選択させるよう動作する該制御回
   路；及び 誤パリテイ報知信号不存在に対応して第１マルチプレク
   サ入力端末を選択するように動作する該制御回路； を含み、 誤パリテイ報知信号生成時には、データ処理装置への次
   入力用として一時記憶素子へ、正常パリテイが記憶済パ
   リテイ情報と置換されて記憶データと共に次々と入力さ
   れるごとき、 逐次的誤パリテイ訂正回路。 ２）データ語及びデータ語結合パリテイから成る複合デ
   ータを記憶するためのメモリ用訂正可能ソース、及びデ
   ータの複製記録記憶用の補助メモリ、 メモリから読みだされたデータ語を一時的に記憶するた
   めにメモリに結合された一時記憶装置、一時記憶装置に
   結合されたデータ入力端及びデータ処理装置の入力端に
   在るデータ語を出力端に転送させる様促すための指令端
   、並びにデータ処理装置の出力端を発する出力データ経
   路を有するコンピュータにおいて、 訂正可能データソースに結合された第１データ入力端、
   第２データ入力端、一時記憶装置に結合された出力端、
   及び第１及び第２データ入力端の何れを出力端に方路す
   るかを決定するための番地選択入力端を有し、訂正可能
   ソース及び一時記憶装置間で作動的に相互接続されたマ
   ルチプレクサ； 誤パリテイ検知時、誤り報知信号を生成する態様で、一
   時記憶装置から読みだされたデータ語をその結合パリテ
   イ・データと対照して検査するため、データ処理装置と
   並列的な結合回路を付帯する、一時記憶装置に作動的に
   結合されたパリテイ検査器； 該マルチプレクサの第２入力端子に作動的に結合された
   データ経路に正常パリテイを出力する態様で、一時記憶
   装置から読みだされたデータに対して正常パリテイを生
   成するためパリテイ検査器に作動的に結合されたパリテ
   イ生成器；該マルチプレクサの第２入力端子に作動的に
   結合されたデータ経路にデータ処理装置から転送された
   データ語と該生成パリテイを結合するための手段； 該誤り報知信号に反応して第１信号、第２信号、及び第
   ３信号を生成し、該第１信号は該データ処理装置及びそ
   の他下流レジスタをして該データ語の新規処理を中断せ
   しめ、該第２信号は該データ語を無修正で転送するよう
   該データ処理装置の指令端に作動的に結合され、並びに
   該第３信号は誤り報知信号存在時第１入力端に代って第
   ２入力端を選択するよう該マルチプレクサの番地選択入
   力端に結合されるごとき、該パリテイ検査器、該データ
   処理装置、及び該マルチプレクサに作動的に結合された
   制御回路；を含む逐次的誤パリテイ訂正回路。 ３）該データ処理装置が演算器（ＡＬＵ）で有するごと
   き特許請求の範囲２の逐次的誤パリテイ訂正回路。 ４）該一時記憶装置がレジスタであるごとき特許請求の
   範囲２の逐次的誤パリテイ訂正回路。 ５）該一時記憶装置がキャッシュ・メモリであるごとき
   逐次的誤パリテイ訂正回路。 ６）データ処理装置に作動的に結合されたＲＡＭアレイ
   を使用する誤り訂正記憶システムを有するデータ処理シ
   ステムにおいて、 該ＲＡＭアレイに作動的に結合された第１入力端並びに
   データ処理装置に作動的に結合された出力端を有するマ
   ルチプレクサ； データ語に対するパリテイの状態の報知信号を生成する
   態様で、データ処理装置への入力データ語のパリテイを
   検査するため、データ処理装置に並列的にマルチプレク
   サに結合され、且つマルチプレクサの出力端に作動的に
   結合されたパリテイ検査器； 該パリテイ検査器信号による誤パリテイ発生報知時、該
   データ処理装置への入力データ語用の正常パリテイ・デ
   ータを生成且つ出力するための、該パリテイ検査器に作
   動的に結合され且つ該パリテイ検査器の生成信号に応答
   可能な、該マルチプレクサの第２入力端にその出力端が
   作動的に結合されたパリテイ生成器； 該パリテイ検査器による誤パリテイ存在報知信号生成時
   、該パリテイ検査器に作動的に結合され且つ該信号に応
   答可能な制御回路であって、該制御回路は第１信号を生
   成し、該第１信号は、該データ処理装置への入力データ
   語を、該マルチプレクサの第２入力端に作動的に結合さ
   れている該データ処理装置の出力端へ転送せしめるごと
   くデータ処理装置に作動的に結合されており、 該制御回路は第２信号を生成し、該第２信号は、誤パリ
   テイの検知に起因する下流誤り検知器の発動を未然に防
   止するためデータ処理を一時的に中断するよう、誤り訂
   正用レジスタを除くデータ処理システム内のレジスタに
   作動的に結合されており、且つ 該制御回路は番地信号を生成し、該番地信号は、該パリ
   テイ生成器の誤パリテイ発生報知信号の結果としての該
   マルチプレクサの第２入力端へのデータ入力選択とその
   該マルチプレクサの出力端への転送の場合を除き、該マ
   ルチプレクサの第１入力端へのデータ入力選択とその該
   マルチプレクサの出力端への転送のごとき態様にて該マ
   ルチプレクサの番地選択入力端に作動的に結合されてい
   るごとき制御回路 を含む逐次的誤パリテイ訂正回路。 ７）データ処理装置に作動的に結合されている誤り訂正
   記憶システムを有するデータ処理システムにおいて、 該データ処理装置への入力データ語用パリテイの並列的
   検査用手段； 誤パリテイ発生時の該データ語用正常パリテイ生成用手
   段； 誤パリテイ検知時、該正常パリテイを該データと結合し
   且つ該データ処理装置に対し不正常データに代えて該正
   常データを置換するための手段；及び 該データ及びパリテイの結合及び置換の発生迄、該デー
   タ処理装置からのデータの下流レジスタによる次段処理
   を中断するための手段；を含む逐次的誤パリテイ訂正回
   路。 ８）演算器に作動的に結合されたＲＡＭアレイを使用す
   る誤り訂正記憶システムを有するデータ処理システムに
   おいて、 演算器へのデータ入力と並列的なパリテイ検査手段； 誤パリテイ発生時における該データ用正常パリテイ生成
   手段； 誤パリテイ検知時該不正常データの代りに該データと該
   正常パリテイを結合し且つ該演算器に対し該不正常デー
   タに代えて該正常データを置換するための手段；及び 該データ及びパリテイの該結合及び置換の発生迄、該演
   算器の下流でのデータ処理を中断するための手段； を含む逐次的誤パリテイ訂正回路。 ９）データ語及び該データ語に結合したパリテイ・デー
   タを記憶するための訂正可能ソース・メモリ並びに該メ
   モリから読みだされたデータを演算するための処理装置
   を有するデータ処理システムにおいて： 該データ処理装置への入力データのパリテイの並列的検
   査； 該入力データ用正常パリテイの生成； 該不正常パリテイの代りの該正常パリテイの置換； 該入力データと該正常パリテイの結合及び該データ処理
   装置への該データの再入力；並びに該パリテイ故障の結
   果他のパリテイ検査器によって誤パリテイが検知されて
   該データ処理システムが停止されないようにするため、
   該正常パリテイの該データ語との結合迄、該下流レジス
   タによる次処理を中断すること の手順を含む逐次的パリテイ訂正方法。 １０）データ語及び結合パリテイ・データ記憶用訂正可
   能ソース・メモリ、該メモリ及びデータ処理装置間を結
   合する一時記憶装置を有するデータ処理システムにおい
   て、 該結合パリテイ・データに対する、該データ処理装置へ
   の該入力データ語の並列的検査；欠陥パリテイ報知信号
   の生成： 該データ語用正常パリテイの生成； 該データ処理装置の出力端に結合されたデータ経路内の
   下流レジスタを中断し、該データ語を無修正で該データ
   処理装置の出力端に転送し、且つ該無修正データ語を正
   常パリテイ・データと結合して該結合データを該データ
   処理装置に再経路選択させる事に依る該誤り報知への対
   応の手順を含む逐次的パリテイ訂正方法。