JPH0527994A - デイジタル機器の誤出力防止方法 - Google Patents
デイジタル機器の誤出力防止方法Info
- Publication number
- JPH0527994A JPH0527994A JP3182138A JP18213891A JPH0527994A JP H0527994 A JPH0527994 A JP H0527994A JP 3182138 A JP3182138 A JP 3182138A JP 18213891 A JP18213891 A JP 18213891A JP H0527994 A JPH0527994 A JP H0527994A
- Authority
- JP
- Japan
- Prior art keywords
- output
- software
- erroneous
- cpu
- function
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 ハードウエアを増加させることなく、誤出力
の可能性を低減する。 【構成】 処理装置（ＣＰＵ）１にＲＡＳ機能を持たせ
るとともにソフトウエアを２重化し（Ｐ１，Ｐ２）、デ
ィジタル出力部を２重化することにより（２Ａ，２
Ｂ）、誤出力の可能性を少なくする。
の可能性を低減する。 【構成】 処理装置（ＣＰＵ）１にＲＡＳ機能を持たせ
るとともにソフトウエアを２重化し（Ｐ１，Ｐ２）、デ
ィジタル出力部を２重化することにより（２Ａ，２
Ｂ）、誤出力の可能性を少なくする。
Description
【０００１】
【産業上の利用分野】この発明は、マイクロコンピュー
タ（ＭＰＵ）等を利用したディジタル機器の誤出力防止
方法に関する。
タ（ＭＰＵ）等を利用したディジタル機器の誤出力防止
方法に関する。
【０００２】
【従来の技術】従来、この種の誤動作防止方法として
は、例えば図４に示すように処理装置を２台（ＣＰＵ１
Ａ，ＣＰＵ１Ｂ）設けて２系列化し、各出力によって対
応するリレーＲ１，Ｒ２を動作させ、その接点ｒ１，ｒ
２を直列に接続した回路、つまり各出力の論理積をとる
ことによって誤動作の防止を図り、信頼性の向上を図る
ものが一般的である。この場合、ＣＰＵとしては互いに
能力のほぼ等しいものを２台用いる場合と、一方を他方
に比べて簡略化したものを用いる場合の２通りが考えら
れる。
は、例えば図４に示すように処理装置を２台（ＣＰＵ１
Ａ，ＣＰＵ１Ｂ）設けて２系列化し、各出力によって対
応するリレーＲ１，Ｒ２を動作させ、その接点ｒ１，ｒ
２を直列に接続した回路、つまり各出力の論理積をとる
ことによって誤動作の防止を図り、信頼性の向上を図る
ものが一般的である。この場合、ＣＰＵとしては互いに
能力のほぼ等しいものを２台用いる場合と、一方を他方
に比べて簡略化したものを用いる場合の２通りが考えら
れる。
【０００３】
【発明が解決しようとする課題】このように、従来のも
のはハードウエアを２系列化するものであるため、経済
性や実装スペース等の面で問題がある。したがって、こ
の発明の課題は１台の処理装置を用いてハードウエア２
系列のものとほぼ等価な誤出力防止機能を持たせること
にある。
のはハードウエアを２系列化するものであるため、経済
性や実装スペース等の面で問題がある。したがって、こ
の発明の課題は１台の処理装置を用いてハードウエア２
系列のものとほぼ等価な誤出力防止機能を持たせること
にある。
【０００４】
【課題を解決するための手段】このような課題を解決す
るため、この発明では、少なくとも処理装置を備えたデ
ィジタル機器において、前記処理装置にＲＡＳ機能を持
たせるとともにソフトウエアおよびディジタル出力部を
２重化し、前記ソフトウエアは時分割的に処理しその出
力を２重に取り出してその論理積をとることにより、誤
出力の防止を図ることを特徴としている。
るため、この発明では、少なくとも処理装置を備えたデ
ィジタル機器において、前記処理装置にＲＡＳ機能を持
たせるとともにソフトウエアおよびディジタル出力部を
２重化し、前記ソフトウエアは時分割的に処理しその出
力を２重に取り出してその論理積をとることにより、誤
出力の防止を図ることを特徴としている。
【０００５】
【作用】処理装置の信頼性を向上させる１方法として、
いわゆるＲＡＳ（Ｒｅｌｉａｂｉｌｉｔｙ Ａｖａｉｌ
ａｂｉｌｉｔｙ Ｓｅｒｖｉｃｅａｂｉｌｉｔｙ）機能
を利用する方法がある。そこで、この発明でもこのよう
なＲＡＳ機能を充実させるようにしている。しかし、こ
のようなＲＡＳ機能を充実させてもなお、例えばＤＯ
（ディジタル出力）部の故障、処理装置の制御レジスタ
破壊による瞬間的なプログラム暴走等による誤出力の可
能性があるので、この発明ではかかるＲＡＳ機能の充実
に加えてソフトウエアと出力部の２重化を図ることによ
り、さらに誤出力の可能性を低減する。
いわゆるＲＡＳ（Ｒｅｌｉａｂｉｌｉｔｙ Ａｖａｉｌ
ａｂｉｌｉｔｙ Ｓｅｒｖｉｃｅａｂｉｌｉｔｙ）機能
を利用する方法がある。そこで、この発明でもこのよう
なＲＡＳ機能を充実させるようにしている。しかし、こ
のようなＲＡＳ機能を充実させてもなお、例えばＤＯ
（ディジタル出力）部の故障、処理装置の制御レジスタ
破壊による瞬間的なプログラム暴走等による誤出力の可
能性があるので、この発明ではかかるＲＡＳ機能の充実
に加えてソフトウエアと出力部の２重化を図ることによ
り、さらに誤出力の可能性を低減する。
【０００６】
【実施例】図１はこの発明を概念的に説明するためのブ
ロック図である。すなわち、同図からも明らかなよう
に、ＣＰＵ１に２つのプログラム（ソフトウエア）Ｐ
１，Ｐ２を持たせるとともに、ディジタル出力部（Ｄ
Ｏ）２Ａ，２Ｂを２重化した点が特徴である。ここで、
ソフトウエアＰ１，Ｐ２としてはアルゴリズムを全く同
じものにしても良いが、互いに異なるアルゴリズムのも
のでも良い。また、ソフトウエアＰ１，Ｐ２の実行タイ
ミングとしては、サージノイズが乗る場合等を考慮して
互いに時間をずらして実行するようにする。
ロック図である。すなわち、同図からも明らかなよう
に、ＣＰＵ１に２つのプログラム（ソフトウエア）Ｐ
１，Ｐ２を持たせるとともに、ディジタル出力部（Ｄ
Ｏ）２Ａ，２Ｂを２重化した点が特徴である。ここで、
ソフトウエアＰ１，Ｐ２としてはアルゴリズムを全く同
じものにしても良いが、互いに異なるアルゴリズムのも
のでも良い。また、ソフトウエアＰ１，Ｐ２の実行タイ
ミングとしては、サージノイズが乗る場合等を考慮して
互いに時間をずらして実行するようにする。
【０００７】図２はこの発明の実施例を示すフローチャ
ートである。これは、２系列のソフトウエア処理を示し
ており、同時並列処理の形式で図示しているが時分割的
に処理するものであり、ここでは例えば左側の処理から
開始するものとする。すなわち、制御データ１１を受信
し、これをテーブル１２Ａにより所定のアルゴリズムに
適合する形式に変換したのちソフトウエア処理１を実行
し、出力データ１３を得る。１４では出力データのチェ
ックを実行し、ＯＫ（良好）のときだけＤＯ−１へ出力
し（ＣＨＴ：チェックアンドトランスファ−）、リレー
１５Ａを駆動してその接点１５１を動作させる。ここま
での処理が終了した後、右側の処理を上記と同様に実行
してＯＫならばＤＯ−２へ出力し、リレー１５Ｂを駆動
してその接点１５２を動作させる。ただし、ソフトウエ
ア処理１と処理２とはそのアルゴリズムは互いに異なる
ものとし、したがってデータを変換するために用いるテ
ーブルも違うものを用いることとする（１２Ａ，１２
Ｂ）。そして、両データが揃った時点で両者の論理積が
とられ、両者とも一致したときデータは正しいものとし
て利用装置側へ与えられる。
ートである。これは、２系列のソフトウエア処理を示し
ており、同時並列処理の形式で図示しているが時分割的
に処理するものであり、ここでは例えば左側の処理から
開始するものとする。すなわち、制御データ１１を受信
し、これをテーブル１２Ａにより所定のアルゴリズムに
適合する形式に変換したのちソフトウエア処理１を実行
し、出力データ１３を得る。１４では出力データのチェ
ックを実行し、ＯＫ（良好）のときだけＤＯ−１へ出力
し（ＣＨＴ：チェックアンドトランスファ−）、リレー
１５Ａを駆動してその接点１５１を動作させる。ここま
での処理が終了した後、右側の処理を上記と同様に実行
してＯＫならばＤＯ−２へ出力し、リレー１５Ｂを駆動
してその接点１５２を動作させる。ただし、ソフトウエ
ア処理１と処理２とはそのアルゴリズムは互いに異なる
ものとし、したがってデータを変換するために用いるテ
ーブルも違うものを用いることとする（１２Ａ，１２
Ｂ）。そして、両データが揃った時点で両者の論理積が
とられ、両者とも一致したときデータは正しいものとし
て利用装置側へ与えられる。
【０００８】つぎに、この発明で備えておくべきＲＡＳ
機能について説明する。イ）主としてＣＰＵ（ＭＰＵ）
に自己診断機能を持たせ、故障を検出したらエラー表示
するとともに動作を停止する。ロ）システムを構成する
機器間で互いに相手が正常動作状態にあるか否かを監視
し、主としてＣＰＵのスリープ状態を検出する。異常を
検出したらＤＯへの出力をオフとする。ハ）ＤＯバッフ
ァ書き込み時には必ず診断プログラムを起動し、異常が
ないときに限りＤＯバッファを更新する。これが、図２
において説明したＣＨＴ機能に相当する。ニ）プログラ
ムの実行処理をスタック制御構造とする。各プログラム
は閉じられた完結形の処理であるから、プログラムの入
口と出口では処理系の環境は同一となる。したがって、
プログラムの入口と出口のスタックポインタの同一性を
チェックする（これをＰＥＮＤチェックともいう）こと
により、プログラムの正常実行を極めて高い確率にて検
出することができる。この点について、もう少し具体的
に説明する。
機能について説明する。イ）主としてＣＰＵ（ＭＰＵ）
に自己診断機能を持たせ、故障を検出したらエラー表示
するとともに動作を停止する。ロ）システムを構成する
機器間で互いに相手が正常動作状態にあるか否かを監視
し、主としてＣＰＵのスリープ状態を検出する。異常を
検出したらＤＯへの出力をオフとする。ハ）ＤＯバッフ
ァ書き込み時には必ず診断プログラムを起動し、異常が
ないときに限りＤＯバッファを更新する。これが、図２
において説明したＣＨＴ機能に相当する。ニ）プログラ
ムの実行処理をスタック制御構造とする。各プログラム
は閉じられた完結形の処理であるから、プログラムの入
口と出口では処理系の環境は同一となる。したがって、
プログラムの入口と出口のスタックポインタの同一性を
チェックする（これをＰＥＮＤチェックともいう）こと
により、プログラムの正常実行を極めて高い確率にて検
出することができる。この点について、もう少し具体的
に説明する。
【０００９】図３にプログラム暴走の例を示す。ニ−
１）で示すように、プログラムの途中から他のプログ
ラムに飛ぶ場合この場合は、最初のＰＥＮＤで異常検出
を行なう。ニ−２）に示すように、プログラムの書か
れていないところを走る場合この場合は、未定義命令検
出の確率が高いが、これも最初のＰＥＮＤで異常検出を
行なう。ニ−３）プログラムカウンタが壊れ、アドレス
更新異常となる場合アドレス更新しないことを、いわゆ
るＷＤＴ（ウオッチドクタイマ）にて検出する。また、
不規則更新時には未定義命令検出の確率が大きい（オペ
ランド異常）。ニー４）割り込みテーブルが壊れ、割り
込み動作が異常となる場合この場合は、正規のプログラ
ムが起動されずにイ）の状態となるので、最初のＰＥＮ
Ｄで異常検出を行なう。
１）で示すように、プログラムの途中から他のプログ
ラムに飛ぶ場合この場合は、最初のＰＥＮＤで異常検出
を行なう。ニ−２）に示すように、プログラムの書か
れていないところを走る場合この場合は、未定義命令検
出の確率が高いが、これも最初のＰＥＮＤで異常検出を
行なう。ニ−３）プログラムカウンタが壊れ、アドレス
更新異常となる場合アドレス更新しないことを、いわゆ
るＷＤＴ（ウオッチドクタイマ）にて検出する。また、
不規則更新時には未定義命令検出の確率が大きい（オペ
ランド異常）。ニー４）割り込みテーブルが壊れ、割り
込み動作が異常となる場合この場合は、正規のプログラ
ムが起動されずにイ）の状態となるので、最初のＰＥＮ
Ｄで異常検出を行なう。
【００１０】
【発明の効果】この発明によれば、ＲＡＳ機能を持たせ
るとともに、ＤＯ部とソフトウエアを２重化するように
したので、信頼性を著しく向上させることが可能となる
利点が得られる。ここで、この発明によるものと図４の
如き従来のものの誤制御確率について考える。この発明
による誤制御確率をε１とすると、 ε１＝αS1・αS2＋αh と表わされる。ここに、 αS1；処理１のソフトバグによる誤制御確率 αS2；処理２のソフトバグによる誤制御確率 αh ；ＣＰＵのハード故障に起因する誤制御確率 である。
るとともに、ＤＯ部とソフトウエアを２重化するように
したので、信頼性を著しく向上させることが可能となる
利点が得られる。ここで、この発明によるものと図４の
如き従来のものの誤制御確率について考える。この発明
による誤制御確率をε１とすると、 ε１＝αS1・αS2＋αh と表わされる。ここに、 αS1；処理１のソフトバグによる誤制御確率 αS2；処理２のソフトバグによる誤制御確率 αh ；ＣＰＵのハード故障に起因する誤制御確率 である。
【００１１】一方、従来の２系列方式による誤制御確率
をε２とすると、 ε２＝（αsm＋αhm）（αsf＋αhs） αsm＝αsfとできるので、 ε２＝（αsm＋αsf＋αhm）・αsm＋αhm・αhs と表わされる。ここに、 αsm；ＣＰＵ１のソフトバグによる誤制御確率 αhm；ＣＰＵ１のハード故障に起因する誤制御確率 αsf；ＣＰＵ２のソフトバグによる誤制御確率 αhs；ＣＰＵ２のハード故障に起因する誤制御確率 である。
をε２とすると、 ε２＝（αsm＋αhm）（αsf＋αhs） αsm＝αsfとできるので、 ε２＝（αsm＋αsf＋αhm）・αsm＋αhm・αhs と表わされる。ここに、 αsm；ＣＰＵ１のソフトバグによる誤制御確率 αhm；ＣＰＵ１のハード故障に起因する誤制御確率 αsf；ＣＰＵ２のソフトバグによる誤制御確率 αhs；ＣＰＵ２のハード故障に起因する誤制御確率 である。
【００１２】αS1・αS2＝Ａ，αh ＝Ｂ，（αsm＋αsf
＋αhm）・αsm＝Ｃ，αhm・αhs＝Ｄとおいて両者を比
較すると、 （１）Ａ≒Ｃであり、前者の方が同等以上と考えられ
る。 （２）Ｂ＜Ｄとなり後者の方が優れていると考えられる
が、図１の如くすることにより、Ｂはαh ・β1 ・β2
（ハード故障に起因してソフト１，ソフト２がダブル走
行する）と考えることができ、２系列方式と同等の誤出
力に対する信頼性が確保できる。つまり、１台のＣＰＵ
でハードウエア２系列方式のものと同等の性能を持たせ
ることが可能となる。
＋αhm）・αsm＝Ｃ，αhm・αhs＝Ｄとおいて両者を比
較すると、 （１）Ａ≒Ｃであり、前者の方が同等以上と考えられ
る。 （２）Ｂ＜Ｄとなり後者の方が優れていると考えられる
が、図１の如くすることにより、Ｂはαh ・β1 ・β2
（ハード故障に起因してソフト１，ソフト２がダブル走
行する）と考えることができ、２系列方式と同等の誤出
力に対する信頼性が確保できる。つまり、１台のＣＰＵ
でハードウエア２系列方式のものと同等の性能を持たせ
ることが可能となる。
【図１】この発明を概念的に説明するためのブロック図
である。
である。
【図２】この発明の実施例を示すフローチャートであ
る。
る。
【図３】プログラム暴走の例を説明するための説明図で
ある。
ある。
【図４】従来例を示す概要図である。
１ ＣＰＵ（処理装置） １Ａ ＣＰＵ １Ｂ ＣＰＵ ２Ａ ＤＯ（ディジタル出力）部 ２Ｂ ＤＯ（ディジタル出力）部 １１ 制御データ １３ 出力データ １４ ＣＨＴ １２Ａ 受信データ変換テーブル １２Ｂ 受信データ変換テーブル １５Ａ リレー １５Ｂ リレー １５１ 接点 １５２ 接点
Claims (1)
- 【特許請求の範囲】 【請求項１】 少なくとも処理装置を備えたディジタル
機器において、 前記処理装置にＲＡＳ機能を持たせるとともにソフトウ
エアおよびディジタル出力部を２重化し、前記ソフトウ
エアは時分割的に処理しその出力を２重に取り出してそ
の論理積をとることにより、誤出力の防止を図ることを
特徴とするディジタル機器の誤出力防止方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182138A JPH0527994A (ja) | 1991-07-23 | 1991-07-23 | デイジタル機器の誤出力防止方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182138A JPH0527994A (ja) | 1991-07-23 | 1991-07-23 | デイジタル機器の誤出力防止方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0527994A true JPH0527994A (ja) | 1993-02-05 |
Family
ID=16113013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3182138A Pending JPH0527994A (ja) | 1991-07-23 | 1991-07-23 | デイジタル機器の誤出力防止方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0527994A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009505185A (ja) * | 2005-08-08 | 2009-02-05 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 少なくとも２つの実行ユニットを有するコンピュータシステムにおいてデータを比較する方法およびデバイス |
-
1991
- 1991-07-23 JP JP3182138A patent/JPH0527994A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009505185A (ja) * | 2005-08-08 | 2009-02-05 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 少なくとも２つの実行ユニットを有するコンピュータシステムにおいてデータを比較する方法およびデバイス |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5742753A (en) | Mesh interconnected array in a fault-tolerant computer system | |
| US7478274B2 (en) | Duplex system | |
| JPH0375834A (ja) | パリティの置換装置及び方法 | |
| JP4555713B2 (ja) | エラー通知方法及び情報処理装置 | |
| JPH0527994A (ja) | デイジタル機器の誤出力防止方法 | |
| JPS62293441A (ja) | デ−タ出力方式 | |
| JPH0652130A (ja) | マルチプロセッサシステム | |
| JP2002229811A (ja) | 論理分割システムの制御方法 | |
| JPS6127778B2 (ja) | ||
| JPH05265790A (ja) | マイクロプロセッサ装置 | |
| JP2583617B2 (ja) | マルチプロセッサシステム | |
| JP2559531B2 (ja) | 二重化システムのエラーチェック回路 | |
| JPH1020968A (ja) | 選択的ハードウェア・リセット回路 | |
| JPH0135369B2 (ja) | ||
| JPH0581059A (ja) | マルチプロセツサシステム | |
| JPH02173852A (ja) | バス診断装置 | |
| JPS60163135A (ja) | デ−タバスチエツク方式 | |
| JPH03273344A (ja) | フォールトトレラントシステム | |
| JPH0498326A (ja) | マイクロプロセッサ | |
| JPH076103A (ja) | 入出力チャネルの障害処理システム | |
| JPH01292562A (ja) | マルチｃｐｕシステム | |
| JPH01140265A (ja) | マルチプロセッサシステム | |
| JPS59194247A (ja) | 計算機構造体の異常検出方法 | |
| JPH03233641A (ja) | データ処理装置 | |
| JPH05289946A (ja) | メモリ制御方式 |