JPH1020968A - 選択的ハードウェア・リセット回路 - Google Patents
選択的ハードウェア・リセット回路Info
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- JPH1020968A JPH1020968A JP8178016A JP17801696A JPH1020968A JP H1020968 A JPH1020968 A JP H1020968A JP 8178016 A JP8178016 A JP 8178016A JP 17801696 A JP17801696 A JP 17801696A JP H1020968 A JPH1020968 A JP H1020968A
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- reset
- reset signal
- hardware
- resetting
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Abstract
(57)【要約】
【課題】 発生した障害内容によって、レベル付けされ
たリセット信号を即時に発生し、リセット／リスタート
を行うことにより、誤データの取り込みの防止と、回路
の機能を停止させる無効時間を低減し、外部データの取
得や回路動作上の有用性を一段と向上させることを目的
とする。 【解決手段】 障害を検出する手段と、障害の内容によ
り波及する回路部分に対して選択的に、回路動作の停
止，リセット，再設定，リスタートを行う信号をハード
的に発生する手段を設け、障害をマイクロプロセッサに
伝達すると同時に、障害が波及する回路部分をコントロ
ールする。
たリセット信号を即時に発生し、リセット／リスタート
を行うことにより、誤データの取り込みの防止と、回路
の機能を停止させる無効時間を低減し、外部データの取
得や回路動作上の有用性を一段と向上させることを目的
とする。 【解決手段】 障害を検出する手段と、障害の内容によ
り波及する回路部分に対して選択的に、回路動作の停
止，リセット，再設定，リスタートを行う信号をハード
的に発生する手段を設け、障害をマイクロプロセッサに
伝達すると同時に、障害が波及する回路部分をコントロ
ールする。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サとハードウェア回路の組み合せにより構成される電子
機器の障害要因に対するハードウェア回路のリセット処
理において、即時性、回路動作状態の保存性を要求され
る装置に対して、発生した障害により影響される回路部
分のみを確実にかつ瞬時にリセットおよびリスタートさ
せる方法を実現するためのリセット回路に関する。
サとハードウェア回路の組み合せにより構成される電子
機器の障害要因に対するハードウェア回路のリセット処
理において、即時性、回路動作状態の保存性を要求され
る装置に対して、発生した障害により影響される回路部
分のみを確実にかつ瞬時にリセットおよびリスタートさ
せる方法を実現するためのリセット回路に関する。
【０００２】
【従来の技術】従来、マイクロプロセッサを搭載して処
理機能をハードウェア回路とソフトウェア処理の組み合
せにより機能を実現する構成をとる電子機器において
は、処理の一部あるいは、全部を中断させるような障害
が発生した場合には以下のような方式により回路のリセ
ットあるいはデータの破棄を行っていた。
理機能をハードウェア回路とソフトウェア処理の組み合
せにより機能を実現する構成をとる電子機器において
は、処理の一部あるいは、全部を中断させるような障害
が発生した場合には以下のような方式により回路のリセ
ットあるいはデータの破棄を行っていた。
【０００３】 ハードウェアによる１元的なリセット
方式 ハード的に障害の要因を検出し、障害を示す信号それ自
体により処理を停止させるためのリセット信号を発生さ
せ、ハードウェアあるいは、ソフトウェアのリセットを
行うもので、例えば、機器の供給電源の低電圧を検出
し、装置処理を停止させる場合を挙げることができる。
図４に示す従来例(1)はこのような類型に属する。すな
わち図４において、ＩＲＱ１〜３が障害を示す信号で、
この信号により回路Ａ〜Ｃを１元的にリセットしてい
る。またＭＰＵ11のソフトに対しては、割込みコントロ
ーラ12を介してのＩＮＴ(割込み)により通達をしてい
る。この種のものの詳細な内容については、特開昭63−
131723号公報に示されている。
方式 ハード的に障害の要因を検出し、障害を示す信号それ自
体により処理を停止させるためのリセット信号を発生さ
せ、ハードウェアあるいは、ソフトウェアのリセットを
行うもので、例えば、機器の供給電源の低電圧を検出
し、装置処理を停止させる場合を挙げることができる。
図４に示す従来例(1)はこのような類型に属する。すな
わち図４において、ＩＲＱ１〜３が障害を示す信号で、
この信号により回路Ａ〜Ｃを１元的にリセットしてい
る。またＭＰＵ11のソフトに対しては、割込みコントロ
ーラ12を介してのＩＮＴ(割込み)により通達をしてい
る。この種のものの詳細な内容については、特開昭63−
131723号公報に示されている。
【０００４】 ソフトウェアによるレベル・リセット
方式(ハード検出) ハード的に要因を検出し、ソフトウェアに対してリセッ
ト信号あるいは、割込み信号を発生し、割込み処理を介
して、ハードウェアの一部あるいは全部のリセットを行
うもので、例えば、機器に入力される信号を観測し、内
部でデータ処理を行い結果を出力させる例において、入
力される信号の異常を検出し、信号処理を行っているハ
ードウェア部分のリセットや、関連するデータを破棄す
るような場合を挙げることができる。特開平３−48335
号公報の障害処理方式においては、データのエラーはパ
リティ・チェッカーを用いてハード的に検出され、その
結果がアドレス・レジスタ中に障害の発生したアドレス
に示されるところから、ソフト処理をしているといえ
る。
方式(ハード検出) ハード的に要因を検出し、ソフトウェアに対してリセッ
ト信号あるいは、割込み信号を発生し、割込み処理を介
して、ハードウェアの一部あるいは全部のリセットを行
うもので、例えば、機器に入力される信号を観測し、内
部でデータ処理を行い結果を出力させる例において、入
力される信号の異常を検出し、信号処理を行っているハ
ードウェア部分のリセットや、関連するデータを破棄す
るような場合を挙げることができる。特開平３−48335
号公報の障害処理方式においては、データのエラーはパ
リティ・チェッカーを用いてハード的に検出され、その
結果がアドレス・レジスタ中に障害の発生したアドレス
に示されるところから、ソフト処理をしているといえ
る。
【０００５】 ソフトウェアによるレベル・リセット
方式(ソフト検出) ソフトウェアにより要因を検出し、ソフトウェア処理に
より障害が波及するハードウェアの一部あるいは全部の
リセットを行うもので、例えば、上記の例示におい
て、特にデータの演算におけるエラー(内部割込み、ソ
フトウェア・インタラプトを含む)や、データの不整合
の検出により、リセット信号を発生する場合がこの類型
に相当する。さらに詳細な内容は特開平５−265596号公
報に示されている。
方式(ソフト検出) ソフトウェアにより要因を検出し、ソフトウェア処理に
より障害が波及するハードウェアの一部あるいは全部の
リセットを行うもので、例えば、上記の例示におい
て、特にデータの演算におけるエラー(内部割込み、ソ
フトウェア・インタラプトを含む)や、データの不整合
の検出により、リセット信号を発生する場合がこの類型
に相当する。さらに詳細な内容は特開平５−265596号公
報に示されている。
【０００６】従来技術の一例を示す図４において、11は
マイクロプロセッサ・ユニットＭＰＵであり、12は割込
みリクエスト信号を入力して優先処理等を実行するため
の割込みコントローラである。13，14および15はそれぞ
れ、装置内回路の１機能ブロックを構成する回路ブロッ
クＡ，回路ブロックＢおよび回路ブロックＣである。ま
た16はパワー・オン・リセット信号を発生するリセット
回路、17は割込みリクエスト信号ＩＲＱ１〜ＩＲＱ３の
ＯＲ条件をとるゲート回路、18はパワー・オン・リセッ
ト信号とＯＲ条件をとるゲート回路である。
マイクロプロセッサ・ユニットＭＰＵであり、12は割込
みリクエスト信号を入力して優先処理等を実行するため
の割込みコントローラである。13，14および15はそれぞ
れ、装置内回路の１機能ブロックを構成する回路ブロッ
クＡ，回路ブロックＢおよび回路ブロックＣである。ま
た16はパワー・オン・リセット信号を発生するリセット
回路、17は割込みリクエスト信号ＩＲＱ１〜ＩＲＱ３の
ＯＲ条件をとるゲート回路、18はパワー・オン・リセッ
ト信号とＯＲ条件をとるゲート回路である。
【０００７】図５は従来技術のもう一つの例を示したも
ので、図４に示すものとの主要な相違点は、Ｉ／Ｏレジ
スタ27、回路Ａに対するリセット信号とパワー・オン・
リセット信号とのＯＲ条件をとるゲート回路28を有する
こと、回路Ｂに対するリセット信号とパワー・オン・リ
セット信号とのＯＲ条件をとるゲート回路29を有するこ
と、ならびに、回路Ｃに対するリセット信号とパワー・
オン・リセット信号とのＯＲ条件をとるゲート回路２a
を有することである。
ので、図４に示すものとの主要な相違点は、Ｉ／Ｏレジ
スタ27、回路Ａに対するリセット信号とパワー・オン・
リセット信号とのＯＲ条件をとるゲート回路28を有する
こと、回路Ｂに対するリセット信号とパワー・オン・リ
セット信号とのＯＲ条件をとるゲート回路29を有するこ
と、ならびに、回路Ｃに対するリセット信号とパワー・
オン・リセット信号とのＯＲ条件をとるゲート回路２a
を有することである。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来技術の方式では、それぞれの指向する目的は達成する
に十分といえるにせよ、厳密にみるとき、さらに以下の
ような問題点があった。
来技術の方式では、それぞれの指向する目的は達成する
に十分といえるにせよ、厳密にみるとき、さらに以下の
ような問題点があった。
【０００９】(i) ハードウェアによる１元的なリセット
方式は、即時性には優れているが障害要因に直接関わり
のない、回路部分のリセットあるいは、データを破棄し
てしまう可能性があり、無効データを必要最小限に抑え
ることができない。
方式は、即時性には優れているが障害要因に直接関わり
のない、回路部分のリセットあるいは、データを破棄し
てしまう可能性があり、無効データを必要最小限に抑え
ることができない。
【００１０】(ii) ソフトウェアによるレベル付けされ
たリセット方式は、割込みの要因によって障害が波及す
る部分のみ選択して、回路のリセット，再設定，リスタ
ートといった手順を実行でき、合わせて関連するデータ
の破棄ができる点で効率的であるが、処理がソフトウェ
アによるため、処理時間がかかる、障害が複数発生した
場合にプライオリティ処理による待ち時間がかかる(即
時性の問題)、また、割込みが頻発する場合にソフトウ
ェアに負荷がかかり処理能力に影響する。
たリセット方式は、割込みの要因によって障害が波及す
る部分のみ選択して、回路のリセット，再設定，リスタ
ートといった手順を実行でき、合わせて関連するデータ
の破棄ができる点で効率的であるが、処理がソフトウェ
アによるため、処理時間がかかる、障害が複数発生した
場合にプライオリティ処理による待ち時間がかかる(即
時性の問題)、また、割込みが頻発する場合にソフトウ
ェアに負荷がかかり処理能力に影響する。
【００１１】本発明は、このような問題点を有効に解決
することに指向するものであり、ハードウェアにより検
出される障害要因に対して、レベル付けされた必要かつ
十分なリセット信号を即時に発生させ、誤データの取り
込みを防止するとともに、無効時間を低減することをそ
の目的とする。
することに指向するものであり、ハードウェアにより検
出される障害要因に対して、レベル付けされた必要かつ
十分なリセット信号を即時に発生させ、誤データの取り
込みを防止するとともに、無効時間を低減することをそ
の目的とする。
【００１２】
【課題を解決するための手段】本発明は上記課題を解決
するために、障害の検出手段と、障害に対応して、レベ
ル付けされたリセット信号を発生する手段を設け、障害
をマイクロプロセッサに伝達すると同時に、障害が波及
する回路部分をリセットするように構成したものであ
る。かくして、本発明によれば、障害発生時に発生した
障害内容によって、レベル付けされたリセット信号を即
時に発生し、リセット／リスタートを行うことにより、
誤データの取り込みの防止と、無効時間の低減を図るこ
とができる。
するために、障害の検出手段と、障害に対応して、レベ
ル付けされたリセット信号を発生する手段を設け、障害
をマイクロプロセッサに伝達すると同時に、障害が波及
する回路部分をリセットするように構成したものであ
る。かくして、本発明によれば、障害発生時に発生した
障害内容によって、レベル付けされたリセット信号を即
時に発生し、リセット／リスタートを行うことにより、
誤データの取り込みの防止と、無効時間の低減を図るこ
とができる。
【００１３】
【発明の実施の形態】図１に本発明に係る選択的ハード
ウェア・リセット回路の第１の実施の形態の概略構成を
示す。図１に示す実施の形態１の具体的な動作について
は、回路Ａ33，回路Ｂ34，回路Ｃ35に入力される信号を
それぞれの回路で信号処理をし、処理結果をＭＰＵＢＵ
Ｓを介して、ＭＰＵ31がデータとして取り込み、演算処
理した結果を出力するような計測器の例から推察され
る。この場合、回路Ａ，回路Ｂ，回路Ｃはそれぞれ独立
して動作することが可能であり、入力された信号をそれ
ぞれの回路で処理を行うことができる。ただし、割込み
の要因となっているＩＲＱ１，ＩＲＱ２，ＩＲＱ３のい
ずれかが発生した場合、割込みの要因によって決められ
る回路Ａから回路Ｃの動作をリセットしなければならな
い。
ウェア・リセット回路の第１の実施の形態の概略構成を
示す。図１に示す実施の形態１の具体的な動作について
は、回路Ａ33，回路Ｂ34，回路Ｃ35に入力される信号を
それぞれの回路で信号処理をし、処理結果をＭＰＵＢＵ
Ｓを介して、ＭＰＵ31がデータとして取り込み、演算処
理した結果を出力するような計測器の例から推察され
る。この場合、回路Ａ，回路Ｂ，回路Ｃはそれぞれ独立
して動作することが可能であり、入力された信号をそれ
ぞれの回路で処理を行うことができる。ただし、割込み
の要因となっているＩＲＱ１，ＩＲＱ２，ＩＲＱ３のい
ずれかが発生した場合、割込みの要因によって決められ
る回路Ａから回路Ｃの動作をリセットしなければならな
い。
【００１４】割込み要因によりリセットを行う例として
は図３(a)の表に示すような場合がある。例えば、ＩＲ
Ｑ２が発生した場合は、回路Ｂから得られるデータは破
棄しなければならないが、回路Ａおよび回路Ｃから得ら
れるデータは正常であり、このデータを用いて処理され
る出力結果は有効である。ＭＰＵはＩＲＱ２の発生によ
り、回路Ｂから得られるデータを無効とし、割込み要因
が復旧し、回路Ｂがリスタートされるまではデータを有
効にしないという処理を行い、回路ＢはＩＲＱ２の発生
により、レベル・リセット発生回路から発生されるリセ
ット信号によってリセットされる。この間に回路Ａ，回
路Ｃは影響を受けることなく独立して動作ができ、しか
もＭＰＵは回路のリセット制御には関わることなくデー
タ処理を実行することができる。
は図３(a)の表に示すような場合がある。例えば、ＩＲ
Ｑ２が発生した場合は、回路Ｂから得られるデータは破
棄しなければならないが、回路Ａおよび回路Ｃから得ら
れるデータは正常であり、このデータを用いて処理され
る出力結果は有効である。ＭＰＵはＩＲＱ２の発生によ
り、回路Ｂから得られるデータを無効とし、割込み要因
が復旧し、回路Ｂがリスタートされるまではデータを有
効にしないという処理を行い、回路ＢはＩＲＱ２の発生
により、レベル・リセット発生回路から発生されるリセ
ット信号によってリセットされる。この間に回路Ａ，回
路Ｃは影響を受けることなく独立して動作ができ、しか
もＭＰＵは回路のリセット制御には関わることなくデー
タ処理を実行することができる。
【００１５】上記図３(a)の表に示す機能を行うレベル
・リセット発生回路の最も簡単かつ典型的な構成例とし
ては図３(b)に示すごとくリセット信号を出力させる機
能のみをもつ回路構成が挙げられるが、この回路の機能
はハードウェア回路の動作の停止，リセット，再設定，
リスタートなどであり、必要に応じて、制御信号，コマ
ンド信号などを発生する回路構成にすることができる。
・リセット発生回路の最も簡単かつ典型的な構成例とし
ては図３(b)に示すごとくリセット信号を出力させる機
能のみをもつ回路構成が挙げられるが、この回路の機能
はハードウェア回路の動作の停止，リセット，再設定，
リスタートなどであり、必要に応じて、制御信号，コマ
ンド信号などを発生する回路構成にすることができる。
【００１６】そこでこの図３(b)の回路の動作について
説明する。これは図３(a)に示すように発生する割込み
要因に応じてリセットすべき回路部分を選択して、リセ
ット信号を出力する場合の簡単な構成例である。表にお
ける○印は、リセットすべき回路ブロックを示し、ＩＲ
Ｑ１が発生した場合は、回路Ａ，Ｂのブロックに対して
リセット信号を出力することを意味する。
説明する。これは図３(a)に示すように発生する割込み
要因に応じてリセットすべき回路部分を選択して、リセ
ット信号を出力する場合の簡単な構成例である。表にお
ける○印は、リセットすべき回路ブロックを示し、ＩＲ
Ｑ１が発生した場合は、回路Ａ，Ｂのブロックに対して
リセット信号を出力することを意味する。
【００１７】52はＩＲＱ１〜３いずれかが発生した場合
にリセット信号を出力するリセット信号発生回路53に対
してリセット信号を出力させるための(負論理の)ＯＲ回
路である。
にリセット信号を出力するリセット信号発生回路53に対
してリセット信号を出力させるための(負論理の)ＯＲ回
路である。
【００１８】かくして、ＩＲＱ１〜３いずれかが発生す
ると、リセット信号発生回路53からリセット信号が出力
される。このリセット信号に対して、表に示す条件で選
択処理を行う部分が組合せ回路56である。55はセット／
リセット回路であり、割込み発生が瞬時的に発生した場
合でも確実に動作させるための「セット」、リセット信
号出力後に回復させるための「リセット」を行い、組合
せ回路56が確実に動作するようにしている。57は微分回
路であり、リセット信号は微分回路57より生成する。
ると、リセット信号発生回路53からリセット信号が出力
される。このリセット信号に対して、表に示す条件で選
択処理を行う部分が組合せ回路56である。55はセット／
リセット回路であり、割込み発生が瞬時的に発生した場
合でも確実に動作させるための「セット」、リセット信
号出力後に回復させるための「リセット」を行い、組合
せ回路56が確実に動作するようにしている。57は微分回
路であり、リセット信号は微分回路57より生成する。
【００１９】図２に第２の実施の形態の構成を示す。装
置の機能・構成は前述の第１の実施の形態と基本的には
同然であるが、ただこれはレベル・リセット発生回路47
に直接、割込み・リクエスト線を引き込みリセット信号
を発生させるようにしたものの例である。
置の機能・構成は前述の第１の実施の形態と基本的には
同然であるが、ただこれはレベル・リセット発生回路47
に直接、割込み・リクエスト線を引き込みリセット信号
を発生させるようにしたものの例である。
【００２０】なお、図１および図２の各実施の形態と
も、レベル・リセット発生回路には、パワー・オン・リ
セットを入力し、電源投入時のリセット信号を発生させ
る構成としているが、リセット回路36および46はレベル
・リセット発生回路38および47に含まれていてもよい。
も、レベル・リセット発生回路には、パワー・オン・リ
セットを入力し、電源投入時のリセット信号を発生させ
る構成としているが、リセット回路36および46はレベル
・リセット発生回路38および47に含まれていてもよい。
【００２１】また、上記各実施の形態は、また図５の従
来例(2)に示すＩ／Ｏ制御によるソフトウェア・リセッ
トの手段をも兼ね備えるようにしてもよい。
来例(2)に示すＩ／Ｏ制御によるソフトウェア・リセッ
トの手段をも兼ね備えるようにしてもよい。
【００２２】
【発明の効果】以上の説明を通じて明らかとなったよう
に、本発明の構成によれば、以下に示す効果を奏するこ
とができる。すなわち、障害発生時に発生した障害内容
によって、レベル付けされたリセット信号を即時に発生
し、リセット／リスタートを行うことにより、誤データ
の取り込みの防止と、回路の機能を停止させる無効時間
を低減でき、外部データの取得や回路動作上の有用性を
一段と向上させることができる。
に、本発明の構成によれば、以下に示す効果を奏するこ
とができる。すなわち、障害発生時に発生した障害内容
によって、レベル付けされたリセット信号を即時に発生
し、リセット／リスタートを行うことにより、誤データ
の取り込みの防止と、回路の機能を停止させる無効時間
を低減でき、外部データの取得や回路動作上の有用性を
一段と向上させることができる。
【００２３】さらに、第１の実施の形態によれば、ＭＰ
ＵのＩＡＣＫ(割込みアックノリッジ信号)に同期してリ
セット信号を発生させるため、ソフトウェアの割込み処
理とリセット回路が必ず整合がとれることになり、より
効果的である。また、外部割込みのみならず、内部割込
みに対応させることが可能である。
ＵのＩＡＣＫ(割込みアックノリッジ信号)に同期してリ
セット信号を発生させるため、ソフトウェアの割込み処
理とリセット回路が必ず整合がとれることになり、より
効果的である。また、外部割込みのみならず、内部割込
みに対応させることが可能である。
【００２４】第２の実施の形態では、第１の実施の形態
に比べ、より高速に動作できるという効果がある。
に比べ、より高速に動作できるという効果がある。
【図１】本発明に係る選択的ハードウェア・リセット回
路の第１の実施の形態の基本構成を示す図である。
路の第１の実施の形態の基本構成を示す図である。
【図２】本発明の第２の実施の形態の基本構成を示す図
である。
である。
【図３】(a)は割込み要因によりリセットを行う例を示
す表であり、(b)は(a)の表のような機能を行うレベル・
リセット発生回路の構成例である。
す表であり、(b)は(a)の表のような機能を行うレベル・
リセット発生回路の構成例である。
【図４】本発明の前提となった従来例の概略の構成を示
す図である。
す図である。
【図５】他の従来例の概略の構成を示す図である。
31，41…ＭＰＵ、 32，42…割込みコントローラ、 3
3，43…回路ブロックＡ、34，44…回路ブロックＢ、 3
5，45…回路ブロックＣ、 36，46…リセット回路、 3
7…割込みベクタ・デコーダ、 38，47…レベル・リセ
ット発生回路、39…Ｉ／Ｏレジスタ、 52…ＯＲ回路、
53…リセット信号発生回路、 54…パワー・オン・リ
セット回路、 55…セット／リセット回路、 56…リセ
ット信号のレベル付けを行う組合せ回路、 57…リセッ
ト出力を微分して、リセットパルスを発生する微分回
路。
3，43…回路ブロックＡ、34，44…回路ブロックＢ、 3
5，45…回路ブロックＣ、 36，46…リセット回路、 3
7…割込みベクタ・デコーダ、 38，47…レベル・リセ
ット発生回路、39…Ｉ／Ｏレジスタ、 52…ＯＲ回路、
53…リセット信号発生回路、 54…パワー・オン・リ
セット回路、 55…セット／リセット回路、 56…リセ
ット信号のレベル付けを行う組合せ回路、 57…リセッ
ト出力を微分して、リセットパルスを発生する微分回
路。
Claims (2)
- 【請求項１】 マイクロプロセッサと、ハードウェア回
路の組み合せにより構成される電子機器において、ハー
ドウェア回路のリセット，リスタートに？レベルをもた
せ、発生した障害内容(リセット要因)によって、障害に
関わる選択されたハードウェア回路の動作の停止，リセ
ット，再設定，リスタートなどを行う信号をハード的に
発生させ、ソフトウェアが介在することなく必要かつ十
分な回路部分のみをリセット，リスタートせしめるよう
にしたこと、を特徴とする選択的なハードウェア・リセ
ット回路。 - 【請求項２】 マイクロプロセッサと、ハードウェア回
路の組み合せにより構成される電子機器において、ハー
ドウェア回路のリセット，リスタートにレベルをもた
せ、発生した障害内容(リセット要因)によって、割込み
ベクタを直接デコードする方法などを用いて、選択され
たハードウェア回路の動作の停止，リセット，再設定，
リスタートなどを行う信号をハード的に発生させ、必要
かつ十分な回路部分のみをリセット，リスタートせしめ
るようにしたこと、を特徴とする選択的ハードウェア・
リセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8178016A JPH1020968A (ja) | 1996-07-08 | 1996-07-08 | 選択的ハードウェア・リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8178016A JPH1020968A (ja) | 1996-07-08 | 1996-07-08 | 選択的ハードウェア・リセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1020968A true JPH1020968A (ja) | 1998-01-23 |
Family
ID=16041103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8178016A Pending JPH1020968A (ja) | 1996-07-08 | 1996-07-08 | 選択的ハードウェア・リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1020968A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007286859A (ja) * | 2006-04-17 | 2007-11-01 | Ricoh Co Ltd | 制御装置および画像形成装置 |
| JP2009514084A (ja) * | 2005-10-25 | 2009-04-02 | エヌエックスピー ビー ヴィ | リセット装置を具えたデータ処理装置 |
-
1996
- 1996-07-08 JP JP8178016A patent/JPH1020968A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009514084A (ja) * | 2005-10-25 | 2009-04-02 | エヌエックスピー ビー ヴィ | リセット装置を具えたデータ処理装置 |
| US8176302B2 (en) | 2005-10-25 | 2012-05-08 | Nxp B.V. | Data processing arrangement comprising a reset facility |
| JP2007286859A (ja) * | 2006-04-17 | 2007-11-01 | Ricoh Co Ltd | 制御装置および画像形成装置 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040224 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040316 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040713 |