JPS63124157A - プロセツサへのデ−タ取込方式 - Google Patents
プロセツサへのデ−タ取込方式Info
- Publication number
- JPS63124157A JPS63124157A JP61269621A JP26962186A JPS63124157A JP S63124157 A JPS63124157 A JP S63124157A JP 61269621 A JP61269621 A JP 61269621A JP 26962186 A JP26962186 A JP 26962186A JP S63124157 A JPS63124157 A JP S63124157A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- parity check
- data
- processor
- fetching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002159 abnormal effect Effects 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 3
- 238000012790 confirmation Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プロセッサバス上のデータがエラーチェック
を受けつつも速やかにプロセッサに取シ込まれるように
したプロセッサへのデータ取込方式に関するものである
。
を受けつつも速やかにプロセッサに取シ込まれるように
したプロセッサへのデータ取込方式に関するものである
。
例えば特開昭６０−１５４５５０号公報には、パリティ
チェックが行なわれている間はデータはラッチされず、
パリティチェックの結果が正常であることが確認されて
初めてデータのラッチが行なわれるようになっている〇 〔発明が解決しようとする問題点〕 しかしながら、上記公報に示されているようにしてラッ
チが行なわれる場合は、パリティチェックに要する時間
だけデータのラッチが遅れるという不具合がある。デー
タのラッチはそのまま処理の遅れにつながるが、％にエ
ラー発生頻度が小さい場合にはラッチの遅れは無視し得
なくなるというものである。
チェックが行なわれている間はデータはラッチされず、
パリティチェックの結果が正常であることが確認されて
初めてデータのラッチが行なわれるようになっている〇 〔発明が解決しようとする問題点〕 しかしながら、上記公報に示されているようにしてラッ
チが行なわれる場合は、パリティチェックに要する時間
だけデータのラッチが遅れるという不具合がある。デー
タのラッチはそのまま処理の遅れにつながるが、％にエ
ラー発生頻度が小さい場合にはラッチの遅れは無視し得
なくなるというものである。
本発明の目的は、プロセッサバス上のデータが速やかに
プロセッサに取込されるを可としたプロセッサへのデー
タ取込方式を供するにある。
プロセッサに取込されるを可としたプロセッサへのデー
タ取込方式を供するにある。
プロセッサバス上のデータはそれが確定する度に常時プ
ロセッサ外部でパリティチェックされるが、そのデータ
確定時点でプロセッサにそのデータを取込するようにし
、パリティチェックの結果そのデータが異常と判定され
た場合には速やかにプロセッサにその旨を報告すること
で達成される。
ロセッサ外部でパリティチェックされるが、そのデータ
確定時点でプロセッサにそのデータを取込するようにし
、パリティチェックの結果そのデータが異常と判定され
た場合には速やかにプロセッサにその旨を報告すること
で達成される。
パリティチェックの結果を待つことなくプロセッサバス
上のデータがデータ確定時点でプロセッサに取シ込まれ
るようにしたものである。プロセッサはパリティチェッ
クでエラーが検出された場合には即そのデータに対する
処理の実行を中止し、そのサイクル実行前の状態に戻す
ことによって、再びデータを要求し誤シのないデータに
よって正常な処理を再開実行し得ることから、パリティ
チェックとデータの取込とを同時に行なうことが可能と
なるものである。一般にパリティチェックエラーの発生
確率は極めて少ないことから、上記のようＫしてデータ
の取込を行なう場合は、結果的に処理時間の短縮化が因
れることＫなるものである。
上のデータがデータ確定時点でプロセッサに取シ込まれ
るようにしたものである。プロセッサはパリティチェッ
クでエラーが検出された場合には即そのデータに対する
処理の実行を中止し、そのサイクル実行前の状態に戻す
ことによって、再びデータを要求し誤シのないデータに
よって正常な処理を再開実行し得ることから、パリティ
チェックとデータの取込とを同時に行なうことが可能と
なるものである。一般にパリティチェックエラーの発生
確率は極めて少ないことから、上記のようＫしてデータ
の取込を行なう場合は、結果的に処理時間の短縮化が因
れることＫなるものである。
〔実施例〕
以下、本発明を添付した図によシ説明する。
図は本発明に係る処理システムの要部を示したものであ
る。これによると、パリティチェック回路５ではプロセ
ッサバス上のデータ信号１とパリティチェック信号９と
にもとづきデータ信号１に対して常時パリティチェック
を行ない、その結果エラーが検出された場合にはパリテ
ィチェックエラー信号６が出力されるものとなっている
。一方、プロセッサバス上のデータ信号１が確定したこ
とを示すデータ確定信号２によってはそのデータ信号１
がプロセッサ６に取込、あるいはラッチされるようにな
っている。したがって、データ確定信号２を遅延回路７
によってパリティチェックに要する時間だけ遅延せしめ
たうえゲート回路８にゲト制御信号として作用せしめれ
ば、プロセッサ６はデータ信号１の取込時点、あるいは
ラッチ時点からパリティチェックに要する時間経過後に
そのデータ信号１に対するパリティチェックの結果を知
れるものである◇パリティチェックエラー信号５が出力
されている場合には、それはプロセッサ６に対しバスエ
ラー信号４として入力されるものである。プロセッサ６
はバスエラー信号４が入力された場合、バスエラー処理
としてリトライ処理を行なうことによってパリティチェ
ックエラーを救済するとζろとなるものである。
る。これによると、パリティチェック回路５ではプロセ
ッサバス上のデータ信号１とパリティチェック信号９と
にもとづきデータ信号１に対して常時パリティチェック
を行ない、その結果エラーが検出された場合にはパリテ
ィチェックエラー信号６が出力されるものとなっている
。一方、プロセッサバス上のデータ信号１が確定したこ
とを示すデータ確定信号２によってはそのデータ信号１
がプロセッサ６に取込、あるいはラッチされるようにな
っている。したがって、データ確定信号２を遅延回路７
によってパリティチェックに要する時間だけ遅延せしめ
たうえゲート回路８にゲト制御信号として作用せしめれ
ば、プロセッサ６はデータ信号１の取込時点、あるいは
ラッチ時点からパリティチェックに要する時間経過後に
そのデータ信号１に対するパリティチェックの結果を知
れるものである◇パリティチェックエラー信号５が出力
されている場合には、それはプロセッサ６に対しバスエ
ラー信号４として入力されるものである。プロセッサ６
はバスエラー信号４が入力された場合、バスエラー処理
としてリトライ処理を行なうことによってパリティチェ
ックエラーを救済するとζろとなるものである。
勿論パリティチェックエラーが発生しなかった場合には
データ信号１のラッチ時点からの処理がそのまま続行さ
れることになるから、１サイクルはパリティチェックに
要する時間短縮化され得、結果的にはこれを以て処理能
力がその分向上されるところとなるものである。
データ信号１のラッチ時点からの処理がそのまま続行さ
れることになるから、１サイクルはパリティチェックに
要する時間短縮化され得、結果的にはこれを以て処理能
力がその分向上されるところとなるものである。
以上説明したように本発明による場合は、プロセッサバ
ス上のデータがパリティチェックの結果を待つことなく
プロセッサに取込され、パリティチェックの結果が異常
でなければ処理をそのまま続行し得ることから、処理能
力の向上が図れるという効果がある。
ス上のデータがパリティチェックの結果を待つことなく
プロセッサに取込され、パリティチェックの結果が異常
でなければ処理をそのまま続行し得ることから、処理能
力の向上が図れるという効果がある。
図は、本発明に係る処理システムの要部を示す図である
。 ５゛・・パリティチェック回路、６・・・プロセッサ、
７・・・遅延回路、８・・・ゲート回ｗｒ。
。 ５゛・・パリティチェック回路、６・・・プロセッサ、
７・・・遅延回路、８・・・ゲート回ｗｒ。
Claims (1)
- １、プロセッサバス上のデータに対するパリティチェッ
クによって該データが異常と判定された際、該データの
プロセッサへの取込が再試行されるプロセッサへのデー
タ取込方式であって、プロセッサバス上のデータ各々は
該データが確定した時点で一旦プロセッサに取込された
うえ処理されることを特徴とするプロセッサへのデータ
取込方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61269621A JPS63124157A (ja) | 1986-11-14 | 1986-11-14 | プロセツサへのデ−タ取込方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61269621A JPS63124157A (ja) | 1986-11-14 | 1986-11-14 | プロセツサへのデ−タ取込方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63124157A true JPS63124157A (ja) | 1988-05-27 |
Family
ID=17474899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61269621A Pending JPS63124157A (ja) | 1986-11-14 | 1986-11-14 | プロセツサへのデ−タ取込方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63124157A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0348240A2 (en) * | 1988-06-24 | 1989-12-27 | Nec Corporation | Microprocessor equipped with parity control unit on same chip |
-
1986
- 1986-11-14 JP JP61269621A patent/JPS63124157A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0348240A2 (en) * | 1988-06-24 | 1989-12-27 | Nec Corporation | Microprocessor equipped with parity control unit on same chip |
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