JPH0512178A - バス調停回路 - Google Patents
バス調停回路Info
- Publication number
- JPH0512178A JPH0512178A JP16606191A JP16606191A JPH0512178A JP H0512178 A JPH0512178 A JP H0512178A JP 16606191 A JP16606191 A JP 16606191A JP 16606191 A JP16606191 A JP 16606191A JP H0512178 A JPH0512178 A JP H0512178A
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- JP
- Japan
- Prior art keywords
- cpu
- signal
- request
- bus
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】
【構成】ＣＰＵホールド要求制御回路１は、ＣＰＵ以外
からのバス要求信号６とＣＰＵバス獲得信号７とＣＰＵ
ホールド要求マスク信号９とを入力してＣＰＵホールド
要求信号８を出力する。遅延回路２はＣＰＵバス獲得信
号７を遅延させた信号１０を出力する。遅延回路３は、
信号１０を遅延し信号１１を出力する。選択回路４は割
り込み要求信号１３の発生がないときには遅延回路２の
信号１０を選択し、割り込み要求信号１３の発生時には
遅延回路３の信号１１を選択して出力する。 【効果】割り込み要求とＣＰＵ以外からのバス要求が同
時に発生している時に割り込み処理が遅れることを防止
できる。
からのバス要求信号６とＣＰＵバス獲得信号７とＣＰＵ
ホールド要求マスク信号９とを入力してＣＰＵホールド
要求信号８を出力する。遅延回路２はＣＰＵバス獲得信
号７を遅延させた信号１０を出力する。遅延回路３は、
信号１０を遅延し信号１１を出力する。選択回路４は割
り込み要求信号１３の発生がないときには遅延回路２の
信号１０を選択し、割り込み要求信号１３の発生時には
遅延回路３の信号１１を選択して出力する。 【効果】割り込み要求とＣＰＵ以外からのバス要求が同
時に発生している時に割り込み処理が遅れることを防止
できる。
Description
【０００１】
【産業上の利用分野】本発明はバス調停回路に関し、特
にＣＰＵも他のバス要求デバイスと同じようにバスアク
セス権調停に参加させるバス調停回路に関する。
にＣＰＵも他のバス要求デバイスと同じようにバスアク
セス権調停に参加させるバス調停回路に関する。
【０００２】
【従来の技術】従来、ＣＰＵも他のバス要求デバイスと
同じようにバスアクセス権調停に参加させるバス調停回
路において、ＣＰＵ以外からのバス要求が発生すると速
やかにＣＰＵに対してＣＰＵホールド要求を発生して、
バス要求デバイスにバスを使用させていた。
同じようにバスアクセス権調停に参加させるバス調停回
路において、ＣＰＵ以外からのバス要求が発生すると速
やかにＣＰＵに対してＣＰＵホールド要求を発生して、
バス要求デバイスにバスを使用させていた。
【０００３】図３は従来のバス調停回路の一例のブロッ
ク図、図４は従来例のバス調停回路におけるＣＰＵ以外
からのバス要求発生時の割り込み処理の状態を示す図で
ある。ＣＰＵ以外からのバス要求信号６がアクティブに
なると、ＣＰＵホールド要求マスク信号９がアクティブ
でない場合は、ＣＰＵホールド要求制御回路１１はＣＰ
Ｕホールド要求信号８をアクティブにする。次に、ＣＰ
Ｕバス獲得信号７によってＣＰＵがバスを獲得したこと
が通知されると、ＣＰＵホールド要求制御回路１１はＣ
ＰＵホールド要求信号８をインアクティブにする。ＣＰ
Ｕホールド要求マスク制御回路１５は、ＣＰＵバス獲得
信号７がアクティブで、かつ、遅延回路１２の出力信号
１０がインアクティブの時にＣＰＵホールド要求マスク
信号９をアクティブにする。ＣＰＵバス獲得信号７がア
クティブになってしばらくの間は、ＣＰＵバス獲得信号
７がアクティブで、かつ、遅延回路１２の出力信号１０
がインアクティブになっている為、ＣＰＵホールド要求
マスク信号９がアクティブとなりＣＰＵホールド要求信
号９はインアクティブの状態を保持する。こうすること
によって、ＣＰＵ以外からのバス要求が発生した時に、
ＣＰＵに対してＣＰＵホールド要求信号８を発生させて
ＣＰＵ以外のバス要求デバイスがバスを獲得することが
できる。
ク図、図４は従来例のバス調停回路におけるＣＰＵ以外
からのバス要求発生時の割り込み処理の状態を示す図で
ある。ＣＰＵ以外からのバス要求信号６がアクティブに
なると、ＣＰＵホールド要求マスク信号９がアクティブ
でない場合は、ＣＰＵホールド要求制御回路１１はＣＰ
Ｕホールド要求信号８をアクティブにする。次に、ＣＰ
Ｕバス獲得信号７によってＣＰＵがバスを獲得したこと
が通知されると、ＣＰＵホールド要求制御回路１１はＣ
ＰＵホールド要求信号８をインアクティブにする。ＣＰ
Ｕホールド要求マスク制御回路１５は、ＣＰＵバス獲得
信号７がアクティブで、かつ、遅延回路１２の出力信号
１０がインアクティブの時にＣＰＵホールド要求マスク
信号９をアクティブにする。ＣＰＵバス獲得信号７がア
クティブになってしばらくの間は、ＣＰＵバス獲得信号
７がアクティブで、かつ、遅延回路１２の出力信号１０
がインアクティブになっている為、ＣＰＵホールド要求
マスク信号９がアクティブとなりＣＰＵホールド要求信
号９はインアクティブの状態を保持する。こうすること
によって、ＣＰＵ以外からのバス要求が発生した時に、
ＣＰＵに対してＣＰＵホールド要求信号８を発生させて
ＣＰＵ以外のバス要求デバイスがバスを獲得することが
できる。
【０００４】
【発明が解決しようとする課題】上述した従来のバス調
停回路において、ＣＰＵ以外からのバス要求が発生する
と速やかにＣＰＵに対してＣＰＵホールド要求を発生し
ていた。しかし、ＣＰＵに対する割り込み処理要求とＣ
ＰＵ以外からのバス要求が同時に発生している時には、
ＣＰＵがバスを獲得できない為に割り込み処理が速やか
に実行できず、割り込み処理が遅れるという問題点があ
った。そして、限られた時間内に割り込み処理をすべて
終了しなければならない場合などでは、この処理の遅れ
が致命的となる。
停回路において、ＣＰＵ以外からのバス要求が発生する
と速やかにＣＰＵに対してＣＰＵホールド要求を発生し
ていた。しかし、ＣＰＵに対する割り込み処理要求とＣ
ＰＵ以外からのバス要求が同時に発生している時には、
ＣＰＵがバスを獲得できない為に割り込み処理が速やか
に実行できず、割り込み処理が遅れるという問題点があ
った。そして、限られた時間内に割り込み処理をすべて
終了しなければならない場合などでは、この処理の遅れ
が致命的となる。
【０００５】
【課題を解決するための手段】本発明のバス調停回路
は、ＣＰＵ以外からのバス要求信号とＣＰＵバス獲得信
号とＣＰＵホールド要求マスク信号とを入力してＣＰＵ
ホールド要求信号を出力するＣＰＵホールド要求制御回
路と、前記ＣＰＵバス獲得信号を遅延させる第１の遅延
回路と、この第１の遅延回路の出力信号を遅延させる第
２の遅延回路と、割り込み要求発生時以外には前記第１
の遅延回路の出力信号を選択し割り込み要求発生時には
前記第２の遅延回路Ｂの出力信号を選択して出力する選
択回路と、前記ＣＰＵバス獲得信号と前記選択回路の出
力信号とを入力してＣＰＵホールド要求マスク信号を出
力するＣＰＵホールド要求マスク制御回路とを備え、前
記割り込み要求発生時にＣＰＵへのホールド要求を遅ら
せる。
は、ＣＰＵ以外からのバス要求信号とＣＰＵバス獲得信
号とＣＰＵホールド要求マスク信号とを入力してＣＰＵ
ホールド要求信号を出力するＣＰＵホールド要求制御回
路と、前記ＣＰＵバス獲得信号を遅延させる第１の遅延
回路と、この第１の遅延回路の出力信号を遅延させる第
２の遅延回路と、割り込み要求発生時以外には前記第１
の遅延回路の出力信号を選択し割り込み要求発生時には
前記第２の遅延回路Ｂの出力信号を選択して出力する選
択回路と、前記ＣＰＵバス獲得信号と前記選択回路の出
力信号とを入力してＣＰＵホールド要求マスク信号を出
力するＣＰＵホールド要求マスク制御回路とを備え、前
記割り込み要求発生時にＣＰＵへのホールド要求を遅ら
せる。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図、図２は本実
施例の動作説明のためのタイミング図である。
る。図１は本発明の一実施例のブロック図、図２は本実
施例の動作説明のためのタイミング図である。
【０００７】本実施例は図１において、ＣＰＵ以外から
のバス要求信号６とＣＰＵバス獲得信号７とＣＰＵホー
ルド要求マスク信号９とを入力してＣＰＵホールド要求
信号８を出力するＣＰＵホールド要求制御回路１と、Ｃ
ＰＵバス獲得信号７を遅延させる第１の遅延回路２と、
第１の遅延回路２の出力信号１０を遅延させる第２の遅
延回路３と、割り込み要求信号１３の発生がないときに
は第１の遅延回路２の出力信号１０を選択し、割り込み
要求信号１３の発生時には第２の遅延回路３の出力信号
１１を選択して出力する選択回路４と、この選択回路４
からの出力信号１２によりＣＰＵホールド要求マスク信
号９を出力するＣＰＵホールド要求マスク制御回路５と
を有して構成される。
のバス要求信号６とＣＰＵバス獲得信号７とＣＰＵホー
ルド要求マスク信号９とを入力してＣＰＵホールド要求
信号８を出力するＣＰＵホールド要求制御回路１と、Ｃ
ＰＵバス獲得信号７を遅延させる第１の遅延回路２と、
第１の遅延回路２の出力信号１０を遅延させる第２の遅
延回路３と、割り込み要求信号１３の発生がないときに
は第１の遅延回路２の出力信号１０を選択し、割り込み
要求信号１３の発生時には第２の遅延回路３の出力信号
１１を選択して出力する選択回路４と、この選択回路４
からの出力信号１２によりＣＰＵホールド要求マスク信
号９を出力するＣＰＵホールド要求マスク制御回路５と
を有して構成される。
【０００８】次に本実施例の動作について図１，図２を
参照して説明すると、ＣＰＵ以外からのバス要求信号６
とＣＰＵバス獲得信号７とＣＰＵホールド要求マスク信
号８は、ＣＰＵホールド要求制御回路１に入力される。
ＣＰＵ以外からのバス要求信号６がアクティブになる
と、ＣＰＵホールド要求マスク信号９がアクティブでな
い場合は、ＣＰＵホールド要求制御回路１はＣＰＵホー
ルド要求信号８をアクティブにする。次に、ＣＰＵバス
獲得信号７によってＣＰＵがバスを獲得したことが通知
されると、ＣＰＵホールド要求制御回路１はＣＰＵホー
ルド要求信号８をインアクティブにする。ＣＰＵホール
ド要求マスク制御回路５は、ＣＰＵバス獲得信号７がア
クティブで、かつ、選択回路４の出力信号１２がインア
クティブの時にＣＰＵホールド要求マスク信号９をアク
ティブにする。ＣＰＵバス獲得信号７がアクティブにな
ってしばらくの間は、ＣＰＵバス獲得信号７がアクティ
ブで、かつ、選択回路４の出力信号１２がインアクティ
ブになっている為、ＣＰＵホールド要求マスク信号９が
アクティブとなりＣＰＵホールド要求信号８がインアク
ティブの状態を保持する。この時、割り込み要求信号１
３がアクティブになっていると、選択回路４の出力信号
１２がアクティブになる時間が遅れ、ＣＰＵホールド要
求信号８がアクティブになるのが遅れる。つまり、割り
込み要求が発生している時にのみ、ＣＰＵホールド要求
の発生を遅延させる。
参照して説明すると、ＣＰＵ以外からのバス要求信号６
とＣＰＵバス獲得信号７とＣＰＵホールド要求マスク信
号８は、ＣＰＵホールド要求制御回路１に入力される。
ＣＰＵ以外からのバス要求信号６がアクティブになる
と、ＣＰＵホールド要求マスク信号９がアクティブでな
い場合は、ＣＰＵホールド要求制御回路１はＣＰＵホー
ルド要求信号８をアクティブにする。次に、ＣＰＵバス
獲得信号７によってＣＰＵがバスを獲得したことが通知
されると、ＣＰＵホールド要求制御回路１はＣＰＵホー
ルド要求信号８をインアクティブにする。ＣＰＵホール
ド要求マスク制御回路５は、ＣＰＵバス獲得信号７がア
クティブで、かつ、選択回路４の出力信号１２がインア
クティブの時にＣＰＵホールド要求マスク信号９をアク
ティブにする。ＣＰＵバス獲得信号７がアクティブにな
ってしばらくの間は、ＣＰＵバス獲得信号７がアクティ
ブで、かつ、選択回路４の出力信号１２がインアクティ
ブになっている為、ＣＰＵホールド要求マスク信号９が
アクティブとなりＣＰＵホールド要求信号８がインアク
ティブの状態を保持する。この時、割り込み要求信号１
３がアクティブになっていると、選択回路４の出力信号
１２がアクティブになる時間が遅れ、ＣＰＵホールド要
求信号８がアクティブになるのが遅れる。つまり、割り
込み要求が発生している時にのみ、ＣＰＵホールド要求
の発生を遅延させる。
【０００９】こうすることによって、割り込み要求が発
生していない時には速やかにＣＰＵに対してＣＰＵホー
ルド要求を発生させてＣＰＵ以外のバス要求デバイスが
バスを獲得することができ、割り込み要求が発生してい
る時にはＣＰＵに対してＣＰＵホールド要求を発生させ
るのを遅らせてＣＰＵの割り込み処理を速やかに実行す
ることができる。
生していない時には速やかにＣＰＵに対してＣＰＵホー
ルド要求を発生させてＣＰＵ以外のバス要求デバイスが
バスを獲得することができ、割り込み要求が発生してい
る時にはＣＰＵに対してＣＰＵホールド要求を発生させ
るのを遅らせてＣＰＵの割り込み処理を速やかに実行す
ることができる。
【００１０】
【発明の効果】以上説明したように本発明は、割り込み
要求発生時にＣＰＵへのホールド要求を遅らせることに
よって、割り込み要求とＣＰＵ以外からのバス要求が同
時に発生している時には、割り込み処理が遅れることを
防止できる効果がある。
要求発生時にＣＰＵへのホールド要求を遅らせることに
よって、割り込み要求とＣＰＵ以外からのバス要求が同
時に発生している時には、割り込み処理が遅れることを
防止できる効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】本実施例の動作説明のためのタイミング図であ
る。
る。
【図３】従来のバス調停回路の一例のブロック図であ
る。
る。
【図４】従来例の動作説明のためのタイミング図であ
る。
る。
１ ＣＰＵホールド要求制御回路 ２，３ 遅延回路 ４ 選択回路 ５ ＣＰＵホールド要求マスク制御回路
Claims (1)
- 【特許請求の範囲】 【請求項１】 ＣＰＵ以外からのバス要求信号とＣＰＵ
バス獲得信号とＣＰＵホールド要求マスク信号とを入力
してＣＰＵホールド要求信号を出力するＣＰＵホールド
要求制御回路と、前記ＣＰＵバス獲得信号を遅延させる
第１の遅延回路と、この第１の遅延回路の出力信号を遅
延させる第２の遅延回路と、割り込み要求発生時以外に
は前記第１の遅延回路の出力信号を選択し割り込み要求
発生時には前記第２の遅延回路Ｂの出力信号を選択して
出力する選択回路と、前記ＣＰＵバス獲得信号と前記選
択回路の出力信号とを入力してＣＰＵホールド要求マス
ク信号を出力するＣＰＵホールド要求マスク制御回路と
を備え、前記割り込み要求発生時にＣＰＵへのホールド
要求を遅らせることを特徴とするバス調停回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16606191A JPH0512178A (ja) | 1991-07-08 | 1991-07-08 | バス調停回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16606191A JPH0512178A (ja) | 1991-07-08 | 1991-07-08 | バス調停回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512178A true JPH0512178A (ja) | 1993-01-22 |
Family
ID=15824252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16606191A Pending JPH0512178A (ja) | 1991-07-08 | 1991-07-08 | バス調停回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512178A (ja) |
-
1991
- 1991-07-08 JP JP16606191A patent/JPH0512178A/ja active Pending
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