JPH0651870A - リセット回路 - Google Patents
リセット回路Info
- Publication number
- JPH0651870A JPH0651870A JP4202807A JP20280792A JPH0651870A JP H0651870 A JPH0651870 A JP H0651870A JP 4202807 A JP4202807 A JP 4202807A JP 20280792 A JP20280792 A JP 20280792A JP H0651870 A JPH0651870 A JP H0651870A
- Authority
- JP
- Japan
- Prior art keywords
- reset
- circuit
- reset circuit
- cpu
- time
- Prior art date
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Abstract
(57)【要約】
【目的】マルチＣＰＵシステムのリセット回路に使用さ
れ、システム全体のリセット時間に対してＣＰＵボード
単体のリセット時間を短縮する事により、ＣＰＵボード
の処理能力の向上をはかっている。 【構成】マルチＣＰＵシステム全体をリセットする第１
のリセット回路１と、第１のリセット回路１より短いリ
セット時間を持つ第２のリセット回路２と、この２個の
回路を選択する選択回路４とを有し、選択の条件を決め
るＣフラグを入力する事により、第２のリセット回路２
を選択することを特徴とする。
れ、システム全体のリセット時間に対してＣＰＵボード
単体のリセット時間を短縮する事により、ＣＰＵボード
の処理能力の向上をはかっている。 【構成】マルチＣＰＵシステム全体をリセットする第１
のリセット回路１と、第１のリセット回路１より短いリ
セット時間を持つ第２のリセット回路２と、この２個の
回路を選択する選択回路４とを有し、選択の条件を決め
るＣフラグを入力する事により、第２のリセット回路２
を選択することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、マルチＣＰＵシステム
におけるリセット時間を短縮するように改良されたリセ
ット回路に関する。
におけるリセット時間を短縮するように改良されたリセ
ット回路に関する。
【０００２】
【従来の技術】従来、マルチＣＰＵシステムは、複数の
ＣＰＵボード単体をリセットするためには、ＣＰＵボー
ドの実装時及び、ＣＰＵボード上のリセットボタンを押
すことにより、リセット信号が入力されるとリセットパ
ルスを発生して一定の時間ＣＰＵボードをリセットす
る。この各ＣＰＵボードをリセットする回路およびシス
テム全体をリセットする回路は同じ回路が一般に使われ
ている。
ＣＰＵボード単体をリセットするためには、ＣＰＵボー
ドの実装時及び、ＣＰＵボード上のリセットボタンを押
すことにより、リセット信号が入力されるとリセットパ
ルスを発生して一定の時間ＣＰＵボードをリセットす
る。この各ＣＰＵボードをリセットする回路およびシス
テム全体をリセットする回路は同じ回路が一般に使われ
ている。
【０００３】
【発明が解決しようとする課題】上述したように従来の
リセット回路では、システム全体をリセットした時とＣ
ＰＵボード単体をリセットした時のリセット時間が同じ
になっている。一方、通常のマルチＣＰＵはシステム全
体をリセットした時のリセット時間は、外部機器のリセ
ット時間よりも長く設定されている。この理由は、ＣＰ
Ｕボードのリセットを解除した時に、必ず外部機器がリ
セット解除されて実行状態にしておくためである。しか
しながら、システム初期処理後にＣＰＵボードを単体で
リセットする時には、既に外部機器は実行状態になって
いるので、ＣＰＵボード単体のリセット時間がより短け
れば、より早く処理が開始出来る。したがって、システ
ム全体と同じタイミングで単体をリセットすると処理開
始が遅くなる欠点があった。
リセット回路では、システム全体をリセットした時とＣ
ＰＵボード単体をリセットした時のリセット時間が同じ
になっている。一方、通常のマルチＣＰＵはシステム全
体をリセットした時のリセット時間は、外部機器のリセ
ット時間よりも長く設定されている。この理由は、ＣＰ
Ｕボードのリセットを解除した時に、必ず外部機器がリ
セット解除されて実行状態にしておくためである。しか
しながら、システム初期処理後にＣＰＵボードを単体で
リセットする時には、既に外部機器は実行状態になって
いるので、ＣＰＵボード単体のリセット時間がより短け
れば、より早く処理が開始出来る。したがって、システ
ム全体と同じタイミングで単体をリセットすると処理開
始が遅くなる欠点があった。
【０００４】
【課題を解決するための手段】本発明のリセット回路
は、マルチＣＰＵシステム全体をリセットする第１のリ
セット回路と、この第１のリセット回路より短いリセッ
ト時間を持つ第２のリセット回路と、この２個のリセッ
ト回路を選択する選択回路とを有し、選択の条件を決め
るＣフラグを入力する事により、前記第２のリセット回
路を選択する。
は、マルチＣＰＵシステム全体をリセットする第１のリ
セット回路と、この第１のリセット回路より短いリセッ
ト時間を持つ第２のリセット回路と、この２個のリセッ
ト回路を選択する選択回路とを有し、選択の条件を決め
るＣフラグを入力する事により、前記第２のリセット回
路を選択する。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図、図２は本実
施例の要部である選択回路の回路図である。
る。図１は本発明の一実施例のブロック図、図２は本実
施例の要部である選択回路の回路図である。
【０００６】図１において、リセット回路１は、従来の
リセット時間１０秒にセットされたリセット回路を示
し、リセット回路２はリセット時間５秒にセットされた
リセット回路を示す。リセット回路１とリセット回路２
は、ボード上のリセットボタン３によりセットがかけら
れる。したがってリセット時間が異なるだけでリセット
のかかる条件は同じである。また、これらのリセット回
路を選択する選択回路と、選択の条件を決めるＣフラグ
入力５をもうけている。選択回路４はこのＣフラグ入力
の状態により、２個のリセット回路のいずれかを選択す
る。すなわち、図２に示すように、リセット回路１，２
の出力をそれぞれ入力しているスリーステイトバッファ
６，７のスリーステイトコントロール入力にＣフラグ入
力５が接続されている。このバッファは、スリーステイ
トコントロール入力が“Ｌ”レベルの時、バッファの出
力を高インピーダンスにする回路なので、バッファ６の
コントロール入力にはインバータ８を接続しＣフラグ値
を反転させている。すなわち初期処理が終了したか否か
によって、リセット回路１，２の出力からいずれか一方
を選んで出力する事が出来る。
リセット時間１０秒にセットされたリセット回路を示
し、リセット回路２はリセット時間５秒にセットされた
リセット回路を示す。リセット回路１とリセット回路２
は、ボード上のリセットボタン３によりセットがかけら
れる。したがってリセット時間が異なるだけでリセット
のかかる条件は同じである。また、これらのリセット回
路を選択する選択回路と、選択の条件を決めるＣフラグ
入力５をもうけている。選択回路４はこのＣフラグ入力
の状態により、２個のリセット回路のいずれかを選択す
る。すなわち、図２に示すように、リセット回路１，２
の出力をそれぞれ入力しているスリーステイトバッファ
６，７のスリーステイトコントロール入力にＣフラグ入
力５が接続されている。このバッファは、スリーステイ
トコントロール入力が“Ｌ”レベルの時、バッファの出
力を高インピーダンスにする回路なので、バッファ６の
コントロール入力にはインバータ８を接続しＣフラグ値
を反転させている。すなわち初期処理が終了したか否か
によって、リセット回路１，２の出力からいずれか一方
を選んで出力する事が出来る。
【０００７】例えばシステム初期処理終了後（電源投入
後ＣＰＵボードのリセット解除確認後）に、リセットボ
タン３をかけてみる。リセット回路１，２は同時にリセ
ット出力を始めるが、システム初期処理後なのでＣフラ
グが“１”となり、スリーステイトバッファ７が動作し
リセット回路２が選択され、５秒でリセットが解除され
る。
後ＣＰＵボードのリセット解除確認後）に、リセットボ
タン３をかけてみる。リセット回路１，２は同時にリセ
ット出力を始めるが、システム初期処理後なのでＣフラ
グが“１”となり、スリーステイトバッファ７が動作し
リセット回路２が選択され、５秒でリセットが解除され
る。
【０００８】
【発明の効果】以上説明した様に本発明は、従来のリセ
ット回路よりもリセット時間の短いリセット回路を追加
して、Ｃフラグ入力によって２個のリセット回路を選択
する様にしたので、ＣＰＵボード単体をリセットした時
にリセット時間を短縮できるという効果を有する。
ット回路よりもリセット時間の短いリセット回路を追加
して、Ｃフラグ入力によって２個のリセット回路を選択
する様にしたので、ＣＰＵボード単体をリセットした時
にリセット時間を短縮できるという効果を有する。
【図１】本発明の一実施例のブロック図である。
【図２】本実施例の要部である選択回路の回路図であ
る。
る。
１，２ リセット回路 ３ リセットボタン ４ 選択回路 ５ Ｃフラグ入力 ６，７ スリーステイトバッファ ８ インバータ
Claims (1)
- 【請求項１】 マルチＣＰＵシステム全体をリセットす
る第１のリセット回路と、この第１のリセット回路より
短いリセット時間を持つ第２のリセット回路と、この２
個のリセット回路を選択する選択回路とを有し、選択の
条件を決めるＣフラグを入力する事により、前記第２の
リセット回路を選択することを特徴とするリセット回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4202807A JPH0651870A (ja) | 1992-07-30 | 1992-07-30 | リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4202807A JPH0651870A (ja) | 1992-07-30 | 1992-07-30 | リセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0651870A true JPH0651870A (ja) | 1994-02-25 |
Family
ID=16463528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4202807A Withdrawn JPH0651870A (ja) | 1992-07-30 | 1992-07-30 | リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0651870A (ja) |
-
1992
- 1992-07-30 JP JP4202807A patent/JPH0651870A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |