JP2871749B2 - コプロセッサ・バス切換回路 - Google Patents
コプロセッサ・バス切換回路Info
- Publication number
- JP2871749B2 JP2871749B2 JP26542289A JP26542289A JP2871749B2 JP 2871749 B2 JP2871749 B2 JP 2871749B2 JP 26542289 A JP26542289 A JP 26542289A JP 26542289 A JP26542289 A JP 26542289A JP 2871749 B2 JP2871749 B2 JP 2871749B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- coprocessor
- main processor
- switching circuit
- busy flag
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Multi Processors (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメインプロセッサとコプロセッサ間のバスの
切換回路に関する。
切換回路に関する。
従来、この種のバス切換回路は、コプロセッサ側に制
御が移ると、そのバスの切換はコプロセッサの処理が終
了するまで切り換わらないようになっていた。
御が移ると、そのバスの切換はコプロセッサの処理が終
了するまで切り換わらないようになっていた。
第２図は、従来の一実施例のブロック図である。第２
図を参照してその動作について詳細に説明する。
図を参照してその動作について詳細に説明する。
第２図は、内部バス３に接続されているメインプロセ
ッサ１と、コプロセッサ２と、コプロセッサ２が動作中
であることを示すコプロセッサビジーフラグ４と、コプ
ロセッサビジーフラグ４によってメインプロセッサ１と
コプロセッサ２のどちらがバスを優先するかを決定する
バス切換回路５で構成されている。
ッサ１と、コプロセッサ２と、コプロセッサ２が動作中
であることを示すコプロセッサビジーフラグ４と、コプ
ロセッサビジーフラグ４によってメインプロセッサ１と
コプロセッサ２のどちらがバスを優先するかを決定する
バス切換回路５で構成されている。
メインプロセッサ１とコプロセッサ２は、バスの開放
要求を意味するホールド要求信号21,22の入力によって
内部バス３を開放してホールド要求の応答を意味するホ
ールド応答信号11,12を出力する。
要求を意味するホールド要求信号21,22の入力によって
内部バス３を開放してホールド要求の応答を意味するホ
ールド応答信号11,12を出力する。
コプロセッサビジーフラグ４は、コプロセッサ２が動
作しない時には通常“OFF"と成っていて、メインプロセ
ッサ１が内部バス３を通してコプロセッサビジーフラグ
４を“ON"にすることが出来、コプロセッサ２は実行が
終了すると内部バス２を通してコプロセッサビジーフラ
グ４を“OFF"にする。
作しない時には通常“OFF"と成っていて、メインプロセ
ッサ１が内部バス３を通してコプロセッサビジーフラグ
４を“ON"にすることが出来、コプロセッサ２は実行が
終了すると内部バス２を通してコプロセッサビジーフラ
グ４を“OFF"にする。
バス切換回路５は、コプロセッサビジーフラグ４によ
ってバスの切換を制御し、コプロセッサビジーフラグ４
が“OFF"ならば、コプロセッサ２に対するホールド要求
信号22を出力して、メインプロセッサ１がバスを使用し
続け、コプロセッサビジーフラグ４が“ON"になると、
メインプロセッサ１に対してホールド要求信号21を出力
してコプロセッサ２がバスを使用する。
ってバスの切換を制御し、コプロセッサビジーフラグ４
が“OFF"ならば、コプロセッサ２に対するホールド要求
信号22を出力して、メインプロセッサ１がバスを使用し
続け、コプロセッサビジーフラグ４が“ON"になると、
メインプロセッサ１に対してホールド要求信号21を出力
してコプロセッサ２がバスを使用する。
次に、第２図がどのように動作するかを説明する。通
常内部バス３を使用しているのはメインプロセッサ１で
あり、この時、コプロセッサビジーフラグ４は“OFF"と
なっているために、コプロセッサ２はバス切換回路５よ
りホールド要求信号22の入力によりホールド応答信号12
を出力し、内部バス３が使用出来ない状態となってい
る。
常内部バス３を使用しているのはメインプロセッサ１で
あり、この時、コプロセッサビジーフラグ４は“OFF"と
なっているために、コプロセッサ２はバス切換回路５よ
りホールド要求信号22の入力によりホールド応答信号12
を出力し、内部バス３が使用出来ない状態となってい
る。
そして、メインプロセッサ１がコプロセッサ２を実行
させる時には、メインプロセッサ１は内部バス３を通し
てコプロセッサビジーフラグ４を“ON"にすることによ
り、メインプロセッサ１に対してバス切換回路５がホー
ルド要求信号21を出力し、メインプロセッサ１はホール
ド要求信号21の入力により、内部バス３を開放してホー
ルド応答信号11を出力する。同時に、コプロセッサ２に
対してホールド要求信号22の出力を止め、コプロセッサ
２は内部バス３を使用出来る状態になる。
させる時には、メインプロセッサ１は内部バス３を通し
てコプロセッサビジーフラグ４を“ON"にすることによ
り、メインプロセッサ１に対してバス切換回路５がホー
ルド要求信号21を出力し、メインプロセッサ１はホール
ド要求信号21の入力により、内部バス３を開放してホー
ルド応答信号11を出力する。同時に、コプロセッサ２に
対してホールド要求信号22の出力を止め、コプロセッサ
２は内部バス３を使用出来る状態になる。
最後に、コプロセッサ２は実行が終了すると、内部バ
ス３を通してコプロセッサビジーフラグ４を“OFF"に
し、内部バス３を開放して通常動作にもどす。
ス３を通してコプロセッサビジーフラグ４を“OFF"に
し、内部バス３を開放して通常動作にもどす。
上述した従来のコプロセッサ・バス切換回路は、一端
制御がコプロセッサに移るとコプロセッサの動作が完了
するまで、メインプロセッサはバスが使用出来ずに動作
が停止してしまうという欠点がある。
制御がコプロセッサに移るとコプロセッサの動作が完了
するまで、メインプロセッサはバスが使用出来ずに動作
が停止してしまうという欠点がある。
本発明のコプロセッサ・バス切り替え回路は、メイン
プロセッサとコプロセッサとコプロセッサの動作中を示
すコプロセッササビジーフラグが内部バスにより接続さ
れ、バス切り替え回路によりバスの使用許可をメインプ
ロセッサまたはコプロセッサに与えるコプロセッサ・バ
ス切り替え回路において、 前記メインプロセッサは、前記バス切り替え回路から
の第一のバス解放要求を受けて前記バスを解放し、前記
第一のバス解放要求に対する第一の応答を前記バス切り
替え回路へ送り、前記コプロセッサビジーフラグをセッ
トし、前記コプロセッサは、バス使用要求を前記バス切
り替え回路へ送り、前記バス切り替え回路からの第二の
バスの解放要求を受けて前記バスの使用権を解放し、前
記第二のバス解放要求に対する第二の応答を前記バス切
り替え回路へ送り、 前記コプロセッサビジーフラグをリセットし、前記バ
ス切り替え回路は、前記メインプロセッサからの第一の
応答と、前記コプロセッサからの第二の応答と、前記バ
ス使用要求と、前記コプロセッササビジーフラグとを入
力し、前記メインプロセッサへの第一のバス解放要求
と、前記コプロセッサへの第二のバス解放要求とを出力
し、コプロセッササビジーフラグがセットされていない
ならば、前記コプロセッサに対し前記バスの解放要求を
し、前記メインプロセッサにバスの使用許可を与え、コ
プロセッササビジーフラグがセットされている時に、前
記バス使用要求を受け取ると、メインプロセッサに対し
前記第一のバスの解放要求をし、前記バス使用要求が無
いときは前記メインプロセッサにバスの使用許可を与え
ることを特徴とする。
プロセッサとコプロセッサとコプロセッサの動作中を示
すコプロセッササビジーフラグが内部バスにより接続さ
れ、バス切り替え回路によりバスの使用許可をメインプ
ロセッサまたはコプロセッサに与えるコプロセッサ・バ
ス切り替え回路において、 前記メインプロセッサは、前記バス切り替え回路から
の第一のバス解放要求を受けて前記バスを解放し、前記
第一のバス解放要求に対する第一の応答を前記バス切り
替え回路へ送り、前記コプロセッサビジーフラグをセッ
トし、前記コプロセッサは、バス使用要求を前記バス切
り替え回路へ送り、前記バス切り替え回路からの第二の
バスの解放要求を受けて前記バスの使用権を解放し、前
記第二のバス解放要求に対する第二の応答を前記バス切
り替え回路へ送り、 前記コプロセッサビジーフラグをリセットし、前記バ
ス切り替え回路は、前記メインプロセッサからの第一の
応答と、前記コプロセッサからの第二の応答と、前記バ
ス使用要求と、前記コプロセッササビジーフラグとを入
力し、前記メインプロセッサへの第一のバス解放要求
と、前記コプロセッサへの第二のバス解放要求とを出力
し、コプロセッササビジーフラグがセットされていない
ならば、前記コプロセッサに対し前記バスの解放要求を
し、前記メインプロセッサにバスの使用許可を与え、コ
プロセッササビジーフラグがセットされている時に、前
記バス使用要求を受け取ると、メインプロセッサに対し
前記第一のバスの解放要求をし、前記バス使用要求が無
いときは前記メインプロセッサにバスの使用許可を与え
ることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
第１図は、内部バス３に接続されているメインプロセ
ッサ１と、コプロセッサ２と、コプロセッサ２が動作中
であることを示すコプロセッサビジーフラグ４と、コプ
ロセッサビジーフラグ４と、コプロセッサ２から出力さ
れるバス使用要求信号32によって、メインプロセッサ１
とコプロセッサ２のどちらがバスを有先するかを決定す
るバス切換回路５で構成されている。
ッサ１と、コプロセッサ２と、コプロセッサ２が動作中
であることを示すコプロセッサビジーフラグ４と、コプ
ロセッサビジーフラグ４と、コプロセッサ２から出力さ
れるバス使用要求信号32によって、メインプロセッサ１
とコプロセッサ２のどちらがバスを有先するかを決定す
るバス切換回路５で構成されている。
メインプロセッサ１とコプロセッサ２は、バスの開放
要求を意味するホールド要求信号21,22の入力によっ
て、内部バス３を開放してホールド要求の応答を意味す
るホールド応答信号11,12を出力する。
要求を意味するホールド要求信号21,22の入力によっ
て、内部バス３を開放してホールド要求の応答を意味す
るホールド応答信号11,12を出力する。
コプロセッサビジーフラグ４は、コプロセッサ２が動
作しない時には通常“OFF"と成っていて、メインプロセ
ッサ１が内部バス３を通してコプロセッサビジーフラグ
４を“ON"することが出来、コプロセッサ２は実行が終
了すると、内部バス２を通してコプロセッサビジーフラ
グ４を“OFF"にする。
作しない時には通常“OFF"と成っていて、メインプロセ
ッサ１が内部バス３を通してコプロセッサビジーフラグ
４を“ON"することが出来、コプロセッサ２は実行が終
了すると、内部バス２を通してコプロセッサビジーフラ
グ４を“OFF"にする。
バス使用要求信号32は、コプロセッサ２が内部バス３
を使用したい時にコプロセッサ２が出力する。
を使用したい時にコプロセッサ２が出力する。
バス切換回路５は、コプロセッサビジーフラグ４とバ
ス使用要求信号32によってバスの切換を制御し、コプロ
セッサビジーフラグ４が“OFF"ならば、バス使用要求信
号32の入力にもかかわらず、コプロセッサ２に対するホ
ールド要求信号22を出力し、メインプロセッサ１がバス
を使用し続け、コプロセッサビジーフラグ４が“ON"
で、バス使用要求信号32が入力されると、メインプロセ
ッサ１に対してホールド要求信号21を出力してコプロセ
ッサ２がバスを使用する。また、コプロセッサビジーフ
ラグ４が“ON"状態でバス使用要求信号32が入力されな
ければ、メインプロセッサ１が内部バス３を使用出来
る。
ス使用要求信号32によってバスの切換を制御し、コプロ
セッサビジーフラグ４が“OFF"ならば、バス使用要求信
号32の入力にもかかわらず、コプロセッサ２に対するホ
ールド要求信号22を出力し、メインプロセッサ１がバス
を使用し続け、コプロセッサビジーフラグ４が“ON"
で、バス使用要求信号32が入力されると、メインプロセ
ッサ１に対してホールド要求信号21を出力してコプロセ
ッサ２がバスを使用する。また、コプロセッサビジーフ
ラグ４が“ON"状態でバス使用要求信号32が入力されな
ければ、メインプロセッサ１が内部バス３を使用出来
る。
次に、第１図がどのように動作するかを説明する。
通常内部バス３を使用しているのはメインプロセッサ
１であり、この時コプロセッサビジーフラグ４は“OFF"
となっているために、コプロセッサ２はバス切換回路５
により、ホールド要求信号22の入力でホールド応答信号
12を出力して内部バス３が使用出来ない状態になってい
る。
１であり、この時コプロセッサビジーフラグ４は“OFF"
となっているために、コプロセッサ２はバス切換回路５
により、ホールド要求信号22の入力でホールド応答信号
12を出力して内部バス３が使用出来ない状態になってい
る。
メインプロセッサ１がコプロセッサ２を実行させる時
には、メインプロセッサ１は内部バス３を通してコプロ
セッサビジーフラグ４を“ON"にすることにより、コプ
ロセッサ２は実行を開始する。この時、内部バス３はメ
インプロセッサ１が使用している状態であり、コプロセ
ッサ２がバスを使用したくなった時は、バス使用要求信
号32を出力することで、バス切換回路５はメインプロセ
ッサ１からコプロセッサ２へバスを切換える。
には、メインプロセッサ１は内部バス３を通してコプロ
セッサビジーフラグ４を“ON"にすることにより、コプ
ロセッサ２は実行を開始する。この時、内部バス３はメ
インプロセッサ１が使用している状態であり、コプロセ
ッサ２がバスを使用したくなった時は、バス使用要求信
号32を出力することで、バス切換回路５はメインプロセ
ッサ１からコプロセッサ２へバスを切換える。
また、コプロセッサ２が内部処理を実行してバスを使
用しない時には、バス使用要求信号32の出力を止めるこ
とにより、コプロセッサ２からメインプロセッサ１へバ
スを切換える。
用しない時には、バス使用要求信号32の出力を止めるこ
とにより、コプロセッサ２からメインプロセッサ１へバ
スを切換える。
最後に、コプロセッサ２は実行が終了すると、内部バ
ス３を通してコプロセッサビジーフラグ４を“OFF"にし
て内部バス３の使用を全面的に止める。
ス３を通してコプロセッサビジーフラグ４を“OFF"にし
て内部バス３の使用を全面的に止める。
以上説明したように本発明は、コプロセッサにバス使
用要求信号を付加することにより、コプロセッサ動作中
でもメインプロセッサがバスを獲得してメインプロセッ
サが動作出来る効果がある。
用要求信号を付加することにより、コプロセッサ動作中
でもメインプロセッサがバスを獲得してメインプロセッ
サが動作出来る効果がある。
特に、コプロセッサが可変長データを読み、その後コ
プロセッサがコプロセッサ内部で演算処理を行っている
間、内部バスが空き状態になる為、メインプロセッサが
バスを使用するのに有効である。
プロセッサがコプロセッサ内部で演算処理を行っている
間、内部バスが空き状態になる為、メインプロセッサが
バスを使用するのに有効である。
第１図は本発明の一実施例のブロック図、第２図は従来
の方式を示すブロック図である。 １……メインプロセッサ、２……コプロセッサ、３……
内部バス、４……コプロセッサビジーフラグ、５……バ
ス切換回路、11,12……ホールド応答信号、21,22……ホ
ールド要求信号、32……バス使用要求信号。
の方式を示すブロック図である。 １……メインプロセッサ、２……コプロセッサ、３……
内部バス、４……コプロセッサビジーフラグ、５……バ
ス切換回路、11,12……ホールド応答信号、21,22……ホ
ールド要求信号、32……バス使用要求信号。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 13/36 520 G06F 13/362 G06F 15/16 360
Claims (1)
- 【請求項１】メインプロセッサとコプロセッサとコプロ
セッサの動作中を示すコプロセッササビジーフラグが内
部バスにより接続され、バス切り替え回路によりバスの
使用許可をメインプロセッサまたはコプロセッサに与え
るコプロセッサ・バス切り替え回路において、 前記メインプロセッサは、前記バス切り替え回路からの
第一のバス解放要求を受けて前記バスを解放し、前記第
一のバス解放要求に対する第一の応答を前記バス切り替
え回路へ送り、前記コプロセッサビジーフラグをセット
し、 前記コプロセッサは、バス使用要求を前記バス切り替え
回路へ送り、前記バス切り替え回路からの第二のバスの
解放要求を受けて前記バスの使用権を解放し、前記第二
のバス解放要求に対する第二の応答を前記バス切り替え
回路へ送り、前記コプロセッサビジーフラグをリセット
し、 前記バス切り替え回路は、 前記メインプロセッサからの第一の応答と、前記コプロ
セッサからの第二の応答と、前記バス使用要求と、前記
コプロセッササビジーフラグとを入力し、前記メインプ
ロセッサへの第一のバス解放要求と、前記コプロセッサ
への第二のバス解放要求とを出力し、 コプロセッササビジーフラグがセットされていないなら
ば、前記コプロセッサに対し前記バスの解放要求をし、
前記メインプロセッサにバスの使用許可を与え、コプロ
セッササビジーフラグがセットされている時に、前記バ
ス使用要求を受け取ると、メインプロセッサに対し前記
第一のバスの解放要求をし、前記バス使用要求が無いと
きは前記メインプロセッサにバスの使用許可を与えるこ
とを特徴とするコプロセッサ・バス切り替え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26542289A JP2871749B2 (ja) | 1989-10-11 | 1989-10-11 | コプロセッサ・バス切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26542289A JP2871749B2 (ja) | 1989-10-11 | 1989-10-11 | コプロセッサ・バス切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03126154A JPH03126154A (ja) | 1991-05-29 |
| JP2871749B2 true JP2871749B2 (ja) | 1999-03-17 |
Family
ID=17416939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26542289A Expired - Lifetime JP2871749B2 (ja) | 1989-10-11 | 1989-10-11 | コプロセッサ・バス切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2871749B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002312163A (ja) * | 2001-04-17 | 2002-10-25 | Denso Corp | 情報処理装置、情報処理方法 |
-
1989
- 1989-10-11 JP JP26542289A patent/JP2871749B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03126154A (ja) | 1991-05-29 |
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