JPH0496188A - シングルチップ・マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシングルチップ・マイクロコンピュータに關す
る。

〔従来の技術〕

従来のシングルチップ・マイクロコンピュータにおいて
は、リセット端子は入力専用端子とじて利用されている
。このため、マイクロコンピュータにおいてシステム異
常が検出され、当該システムをリセットする場合には、
次の何れかの手段によりソフトウェア・リセットをかけ
る必要がある。

第１の手段としては、シングルチップ・マイクロコンピ
ュータ内蔵のハードウェアを制御する制御レジスタに、
ソフトウェアを介してリセ・シト時の値を代入した後、
リセット・ベクタ・アドレスに分岐することにより、シ
ステムをリセットする。この第１の手段におけるフロー
チャートを第３［Ｊ（ａ）に示す。この場合においては
、リセット操作はソフトウェアを介して行われるため、
リセット信号は不要である。

第２の手段としては、シングルチップ・マイクロコンピ
ュータの外部にリセット信号発生回路を設け、このリセ
ット信号発生回路を、シングルチップ−マイクロコンピ
ュータの汎用出力ボートを通して、ソフトウェアを介し
て制御することにより、システムをリセットする。この
第２の手段の構成図は第３図（ｂ）に示されるとうりで
、リセット端子２６および汎用出力ボート２９を有する
シングルチップ・マイクロコンピュータ２８に対応して
、外部リセット信号発生回路２７が付加されている。

第３の手段としては、システムの異常が検出された場合
には、シングルチップ・マイクロコンピュータ内蔵のウ
ォッチドッグ・タイマを故意にオーバフローさせること
により、ウオッチド・タイマの出力信号を発生させ、そ
の信号によりシステムをリセットする。第３の手段の構
成図は第３図（Ｃ）に示されるとうりで、ＣＰＵ２５お
よびウォッチドッグ・タイマ３０を含み、リセット端子
２６およびウォッチドッグ・タイマ出力端子３１を有す
るシングルチップ・マイクロコンピュータ２８において
、リセット端子２６およびウォッチドッグ・タイマ出力
端子３■を短絡することにより、内蔵されるウォッチド
ッグ・タイマ３０をオーバフローさせている。

〔発明が解決しようとする課題〕

上述した従来のシングルチップ・マイクロコンピュータ
においては、システム異常検出時にシステムをリセット
する場合、前記第１、第２および第３の三つの手段が用
いられている。

しかしながら、第１の手段においては、シングルチップ
・マイクロコンピュータ内部のバードウェアをリセット
するためには、複雑なプログラムを作成する必要があり
、且つ、リセット信号が出力されないため、シングルチ
ップ・マイクロコンピュータ外部のハードウェアをリセ
ットすることができないという欠点がある。

第２の手段においては、外部にリセット信号発生回路を
態々付加する必要がある。このことは、基盤面積に制約
を受けることの多いシングルチップ・マイクロコンピュ
ータにおいては好ましいことではなく、更に加えて、リ
セット信号発生回路を制御するためには汎用出力ボート
を使用せざるを得ないため、端子の有効活用という点に
おいて望ましくないという欠点がある。

第３の手段においては、この手段を利用することのでき
るシングルチップ・マイクロコンピュータとじては、ウ
ォッチドッグ・タイマを内蔵し、且つウォッチドッグ・
タイマ出力端子を有することが必要条件であるという制
約があるとともに、更に、端子の有効活用という点にお
いても望ましくないという欠点がある。

〔課題を解決するための手段〕

本発明のワンチップ・マイクロコンピュータは、所定の
ソフトウェアにより制御可能なリセット信号発生回路と
、前記リセット信号発生回路の出力を入力してシステム
のリセット信号を内部ならびに外部に対して出力するゲ
ート回路と、を含むリセット回路を備えて構成される、 〔実施例〕 次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例の構成図である。第１図に示
されるように、本実施例は、外部に設けられている外部
ハードウェア８、抵抗９および外部リセット信号発生回
路１０に対応して、ＣＰＵ１と、カウンタ２、Ｒ−Ｓク
リップフロップ３およびクロック発生回路４を含むリセ
ット信号発生回路１２と、トライ・ステート・インバー
タ５およびリセット信号発生回路１２を含むリセット回
路１３と、内蔵ハードウェア６と、リセット端子７と、
を備えて構成される。

第１図において、ＣＰＵＩの通常動作時においては、制
御線１０１はハイ・レベルに保持されており、システム
・リセットのための命令が実行された時点において、制
御！１１０１にロウ・レベルのワン・ショット・パルス
が出力される。制御線１０１は、カウンタ２のリセット
入力とＲ−Ｓフリップフロップ３のセット入力に接続さ
れている。カウンタ２は、クロック発生回路４において
発生されたクロックをカウントし、オーバ・フローして
いない時には、Ｒ−Ｓクリップフロップ３のリセット入
力に対して、ハイ・レベルの信号を出力する。また、カ
ウンタ２がオーバーフローすると、カウンタ２からはＲ
−Ｓフリップフロップ３のリセット入力に対して、ロウ
・レベルの信号が出力される。

Ｒ−Ｓフリップ７０ツブ３の出力は、トライ・ステート
・インバータ５に入力されるが、トライステート・イン
バータ５に対する制御入力は、トライ・ステート・イン
バータ５の入力に接続され、この入力がハイ・レベルの
時にはロウ・レベルが出力され、入力がロウ・レベルの
時には出力はハイ・インピーダンスとなる。トライ・ス
テート・インバータ５の出力はＣＰＵＩの内蔵ハードウ
ェア６に入力されるとともに、リセット端子７を通して
外部に出力される。

リセット端子７には、外部ハードウェア８のリセット入
力が接続されている。また、外部リセット信号発生回路
１０のリセット出力とも、抵抗９を通して接続されてい
る。

シングルチップ−マイクロコンピュータ１１の内部には
、第１図に示されるように、ＣＰＵ１、カウンタ２、Ｒ
−Ｓスリップフロップ３、クロック発生回路４、トライ
・ステート−インバータ５、内蔵ハードウェア６および
リセット端子７が内蔵されており、外部ハードウェア８
、抵抗９および外部リセット信号発生回路１０が外部に
設けられている。また、カウンタ２、Ｒ−Ｓフリップフ
ロップ３およびトライ・ステート・インバータ５により
、リセット信号発生回路１２が構成され、リセット信号
発生回路１２とトライ・ステート・インバータ５とによ
り、リセット回路１３が構成されている。

通常動作時においては、制御線１０１がハイ・レベルの
状態にあるため、Ｒ−Ｓフリップフロップ３からはロウ
・レベルの信号が出力され、このため、トライ−ステー
ト・インバータ５の出力はハイ・インピーダンスとなる
。従って、ＣＰＵＩ、内蔵ハードウェア６および外部ハ
ードウェア８には、抵抗９を通して外部リセット信号発
生回路１０の出力が入力されている。

ＣＰＵＩがシステム・リセットのための命令を実行して
、制御線１０１のロウ・レベルのワン−ショット・パル
スを出力すると、Ｒ−Ｓスリップフロップ３の出力はハ
イ・レベルとなり、トライ・ステート・インバータ５か
らはロウ・レベルの信号が出力されて、ＣＰＵ１１、内
蔵ハードウェア６および外部ハードウェア８は、共にリ
セットされる。この時には、外部リセット信号発生回路
１０からハイ・レベルの信号が出力されていても、抵抗
１０により回路全体は保護される。また、カウンタ２は
、ＣＰＵＩから入力されるロウ・レベルのワン・ショッ
ト・パルスによりリセットされ、クロック発生回路４か
らの出力をカウントして、システムをリセットするのに
十分な一定時間後にオーバ・フローして、Ｒ−Ｓスリッ
プフロップ３のリセット入力にロウ−レベルの信号を入
力し、ＲＳフリップフロップ３の出力をロウ−レベルと
する。従って、トライ・ステート・インバータ５の出力
はハイ・インピーダンスとなり、この時に外部リセット
信号発生回路１０の出力がハイ・レベルならば、ＣＰＵ
Ｉ、内蔵ハードウェア６および外部ハードウェア８のリ
セットは解除され、通常の動作状態となる、 次に、本発明の第２の実施例について、図面を参照して
説明する。

第２図は、本発明の第２の実施例の構成図である。第２
図に示されるように、本実施例は、外部に設けられてい
る外部ハードウェア１８、抵抗１９および外部リセット
信号発生回路２０に対応して、ＣＰＵ１４と、単安定マ
ルチバイブレータ２２を含むリセット信号発生回路２３
と、トライ・ステート・インバータ１５およびリセット
信号発生回路２３を含むリセット回路２４と、内蔵ハー
ドウェア１６と、リセット端子１７と、を備えて構成さ
れる。

第２図において、通常動作時においては、制御線１０２
はハイ・レベルの状態にあるため、単安定マルチ・バイ
ブレータ２２の出力はロウ・レベルの状態に保持されて
おり、従って、トライ・ステート・インバータ１５の出
力は常時ハイ・インピーダンスとなり、ＣＰＵ１４、内
蔵バードウェア１６および外部ハードウェア１８には、
抵抗１９を通して外部リセット信号発生回路２０の出力
が入力されている。

異常時に対応して、ＣＰ　Ｕ　ｌ−４において、システ
ム−リセットのための命令が実行されることにより、制
御線１０２にはロウ・レベルの短い時間幅のワン・ショ
ット・パルスが出力されて、単安定マルチバイブレータ
２２に入力される。単安定マルチバイブレータ２２にお
いては、前記ロウ・レベルのワン・ショット・パルスは
、システムをリセットするために必要な十分に長い時間
幅のロウ・レベルのワン・ショット・パルスに変換され
る。この長い時間幅のロウ・レベルのワン・ショット、
パルスはトライ・ステート−インバータ１５に入力され
るが、このロウ−レベルのワン・ショット・パルスの入
力に応じて、トライ−ステート・インバータ１５の出力
は、システムをリセットするのに十分に長い時間の間ハ
イ・インピーダンスとなり、この時点において、外部リ
セット信号発生回路２０の出力がハイ・レベルであれば
、ＣＰＵ１４、内蔵ハードウェア１６および外部ハード
ウェア１８のリセットは解除され、通常の動作状態とな
る。

〔発明の効果〕

以上、詳細に説明したように、本発明は、内蔵されるリ
セット信号発生回路において生成されるリセット信号を
、入出力端子であるリセット端子から出力することがで
きるため、シングルチップ・マイクロコンピュータ内蔵
のハードウェアとともに外部のハードウェアに対しても
簡単なソフトウェアによりリセットをかけることができ
るという効果があるとともに、端子の有効活用を計るこ
とができるという効果がある。

【図面の簡単な説明】

第１図および第２図は、それぞれ本発明の第１および第
２の実施例の構成図、第３図（ａ）は従来例における第
１の手段のフローチャートを示す図、第３図（ｂ）は従
来例における第２の手段の構成図、第３図（Ｃ）は、従
来例における第３の手段の構成図である。 図において、１　、１４．２５−・・・・・ＣＰＵ、２
・−・・・・カウンタ、３・・Ｉ・・・Ｒ−Ｓフリップ
フロップ、４・−・・−−・−クロック発生回路、５，
１５・・・・−・トライ・ステート・インバータ、６．
１６・・・−・・内蔵ハードウェア、７．１７．２６・
・・・−リセット端子、８．１８・−一一一・外部ハー
ドウェア、９，１９・・・・・・抵抗、１０．２０．２
７・・−・−・外部リセット信号発生回路、１１．２１
．２８−・・・・・シングルチップ・マイクロコンピュ
ータ、１２．２３・・・・・・リセット信号発生回路、
１３．２４・・−・・・リセット回路、２９・・・・・
・汎用出力ボート、３０−・・・・・ウォッチドッグ・
タイマ、３１・・・・−・ウォッチドッグ・タイマ出力
端子。

Claims (1)

【特許請求の範囲】
1. 　所定のソフトウェアにより制御可能なリセット信号発
   生回路と、前記リセット信号発生回路の出力を入力して
   システムのリセット信号を内部ならびに外部に対して出
   力するゲート回路と、を含むリセット回路を備えるとを
   特徴とするシングルチップ・マイクロコンピュータ。