JP2003122600A - ウォッチドッグタイマ装置 - Google Patents
ウォッチドッグタイマ装置Info
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Abstract
(57)【要約】
【課題】 停止機能を備えていない安価なウォッチドッ
グタイマＩＣを利用可能なウォッチドッグタイマ装置を
提供する。 【解決手段】 ウォッチドッグタイマＩＣ２にはクロッ
ク信号を発生するクロック発生部４がトライステート出
力バッファ５を介して接続されている。トライステート
出力バッファ５はＣＰＵ１によって制御される。通常、
トライステート出力バッファ５はクロック信号を通過さ
せず、ＣＰＵ１から出力されるウォッチドッグ監視パル
スのみがウォッチドッグタイマＩＣ２に入力される。ウ
ォッチドッグ監視パルスを出力できない処理をＣＰＵ１
が行っている間、クロック発生部４から出力されるクロ
ック信号がトライステート出力バッファ５を通過してウ
ォッチドッグタイマＩＣ２に入力される。
グタイマＩＣを利用可能なウォッチドッグタイマ装置を
提供する。 【解決手段】 ウォッチドッグタイマＩＣ２にはクロッ
ク信号を発生するクロック発生部４がトライステート出
力バッファ５を介して接続されている。トライステート
出力バッファ５はＣＰＵ１によって制御される。通常、
トライステート出力バッファ５はクロック信号を通過さ
せず、ＣＰＵ１から出力されるウォッチドッグ監視パル
スのみがウォッチドッグタイマＩＣ２に入力される。ウ
ォッチドッグ監視パルスを出力できない処理をＣＰＵ１
が行っている間、クロック発生部４から出力されるクロ
ック信号がトライステート出力バッファ５を通過してウ
ォッチドッグタイマＩＣ２に入力される。
Description
【０００１】
【発明の属する技術分野】本発明は、演算装置の異常の
有無を監視し異常が発生したとき演算装置をリセットす
るウォッチドッグタイマ装置に関するものである。
有無を監視し異常が発生したとき演算装置をリセットす
るウォッチドッグタイマ装置に関するものである。
【０００２】
【従来の技術】一般に、プログラムに従って動作するマ
イコンなどの演算装置を備えた機器では、演算装置の暴
走のような異常が発生したときに演算装置を自動的にリ
セットすることによって機能を回復させる技術が広く採
用されている。この種の技術として、図３に示すような
ウォッチドッグタイマ装置が従来から知られている。こ
のウォッチドッグタイマ装置は演算装置としてのＣＰＵ
１の暴走時にＣＰＵ１をリセットするためにウォッチド
ッグタイマＩＣ２を備える。ウォッチドッグタイマＩＣ
２はパルス入力端子ＰＩＮを備え、パルス入力端子ＰＩ
Ｎにトリガが入力された後に予め定められたタイムアウ
ト時間が経過するまでに次のトリガが入力されないとタ
イムアウト時間の経過時点でリセット信号出力端子ＲＳ
Ｏからリセット信号を出力する。リセット信号出力端子
ＲＳＯはＣＰＵ１のリセット信号入力端子ＲＳＩに接続
してあり、ウォッチドッグタイマＩＣ２はＣＰＵ１にリ
セット信号を入力することによりＣＰＵ１をリセットす
る。
イコンなどの演算装置を備えた機器では、演算装置の暴
走のような異常が発生したときに演算装置を自動的にリ
セットすることによって機能を回復させる技術が広く採
用されている。この種の技術として、図３に示すような
ウォッチドッグタイマ装置が従来から知られている。こ
のウォッチドッグタイマ装置は演算装置としてのＣＰＵ
１の暴走時にＣＰＵ１をリセットするためにウォッチド
ッグタイマＩＣ２を備える。ウォッチドッグタイマＩＣ
２はパルス入力端子ＰＩＮを備え、パルス入力端子ＰＩ
Ｎにトリガが入力された後に予め定められたタイムアウ
ト時間が経過するまでに次のトリガが入力されないとタ
イムアウト時間の経過時点でリセット信号出力端子ＲＳ
Ｏからリセット信号を出力する。リセット信号出力端子
ＲＳＯはＣＰＵ１のリセット信号入力端子ＲＳＩに接続
してあり、ウォッチドッグタイマＩＣ２はＣＰＵ１にリ
セット信号を入力することによりＣＰＵ１をリセットす
る。
【０００３】ところで、ＣＰＵ１が正常に動作している
間にウォッチドッグタイマＩＣ２からリセット信号が出
力されることのないように、ＣＰＵ１を動作させるプロ
グラムにはタイムアウト時間以内の間隔でウォッチドッ
グ監視パルスをトリガとして出力する処理（以下、第１
の処理という）が組み込まれている。しかしながら、例
えばシステム起動の際にメモリデータをロードする処理
やファイル展開時のように大容量データを扱う処理のよ
うに、一連の処理が連続的に行われ終了するまでにタイ
ムアウト時間以上の時間がかかる処理（以下、第２の処
理という）が必要になることもある。第２の処理が行わ
れると、ＣＰＵ１ではウォッチドッグ監視パルスをタイ
ムアウト時間以内の時間間隔で発生させることができな
くなり、ＣＰＵ１にウォッチドッグタイマＩＣ２を組み
合わせただけの構成では、第２の処理中にリセット信号
が発生することになって第２の処理が行えなくなる。
間にウォッチドッグタイマＩＣ２からリセット信号が出
力されることのないように、ＣＰＵ１を動作させるプロ
グラムにはタイムアウト時間以内の間隔でウォッチドッ
グ監視パルスをトリガとして出力する処理（以下、第１
の処理という）が組み込まれている。しかしながら、例
えばシステム起動の際にメモリデータをロードする処理
やファイル展開時のように大容量データを扱う処理のよ
うに、一連の処理が連続的に行われ終了するまでにタイ
ムアウト時間以上の時間がかかる処理（以下、第２の処
理という）が必要になることもある。第２の処理が行わ
れると、ＣＰＵ１ではウォッチドッグ監視パルスをタイ
ムアウト時間以内の時間間隔で発生させることができな
くなり、ＣＰＵ１にウォッチドッグタイマＩＣ２を組み
合わせただけの構成では、第２の処理中にリセット信号
が発生することになって第２の処理が行えなくなる。
【０００４】そこで、ＣＰＵ１が第２の処理を行ってい
る間にウォッチドッグタイマＩＣ２がＣＰＵ１をリセッ
トすることを防ぐために、現状では以下の構成を採用し
ている。この構成では、ウォッチドッグタイマＩＣ２と
して３ステート論理入力のパルス入力端子ＰＩＮへの入
力がフローティング状態（ＨレベルでもＬレベルでもな
い状態）の間は動作を停止する停止機能を備えたものを
用いる。また、ウォッチドッグタイマＩＣ２のパルス入
力端子ＰＩＮとＣＰＵ１のウォッチドッグ監視パルスが
出力される第１のポートＰ１とはトライステート出力バ
ッファ３を介して接続される。トライステート出力バッ
ファ３の制御端子はＣＰＵ１の第２のポートＰ２に接続
される。ＣＰＵ１が第２の処理を行う間は第２のポート
Ｐ２を制御することによってトライステート出力バッフ
ァ３の出力をハイインピーダンス状態に保つのであっ
て、これによりウォッチドッグタイマＩＣ２のパルス入
力端子ＰＩＮへの入力はフローティング状態になり、結
果的にウォッチドッグタイマＩＣ２は停止し、ＣＰＵ１
のリセットが防止される。
る間にウォッチドッグタイマＩＣ２がＣＰＵ１をリセッ
トすることを防ぐために、現状では以下の構成を採用し
ている。この構成では、ウォッチドッグタイマＩＣ２と
して３ステート論理入力のパルス入力端子ＰＩＮへの入
力がフローティング状態（ＨレベルでもＬレベルでもな
い状態）の間は動作を停止する停止機能を備えたものを
用いる。また、ウォッチドッグタイマＩＣ２のパルス入
力端子ＰＩＮとＣＰＵ１のウォッチドッグ監視パルスが
出力される第１のポートＰ１とはトライステート出力バ
ッファ３を介して接続される。トライステート出力バッ
ファ３の制御端子はＣＰＵ１の第２のポートＰ２に接続
される。ＣＰＵ１が第２の処理を行う間は第２のポート
Ｐ２を制御することによってトライステート出力バッフ
ァ３の出力をハイインピーダンス状態に保つのであっ
て、これによりウォッチドッグタイマＩＣ２のパルス入
力端子ＰＩＮへの入力はフローティング状態になり、結
果的にウォッチドッグタイマＩＣ２は停止し、ＣＰＵ１
のリセットが防止される。
【０００５】
【発明が解決しようとする課題】上記構成においては、
第２の処理に対応するために停止機能を備えたウォッチ
ドッグタイマＩＣ２が必要である。しかしながら、この
ようなウォッチドッグタイマＩＣ２は停止機能を備えな
いものと比較して高価であり、コスト高につながること
になる。
第２の処理に対応するために停止機能を備えたウォッチ
ドッグタイマＩＣ２が必要である。しかしながら、この
ようなウォッチドッグタイマＩＣ２は停止機能を備えな
いものと比較して高価であり、コスト高につながること
になる。
【０００６】本発明は、上記事由に鑑みてなされたもの
であり、その目的は、正常に動作している演算装置が処
理内容に関わらずリセットされることがなく、かつ停止
機能を備えていない安価なウォッチドッグタイマＩＣを
用いることを可能としてコストを低減することができる
ウォッチドッグタイマ装置を提供することにある。
であり、その目的は、正常に動作している演算装置が処
理内容に関わらずリセットされることがなく、かつ停止
機能を備えていない安価なウォッチドッグタイマＩＣを
用いることを可能としてコストを低減することができる
ウォッチドッグタイマ装置を提供することにある。
【０００７】
【課題を解決するための手段】請求項１の発明は、予め
定められたタイムアウト時間以内の時間間隔でウォッチ
ドッグ監視パルスを出力する第１の処理とウォッチドッ
グ監視パルスを出力する時間間隔が前記タイムアウト時
間を超える第２の処理とをプログラムに従って行う演算
装置と、前記ウォッチドッグ監視パルスがトリガとして
入力されるパルス入力端子を備えトリガの入力後に前記
タイムアウト時間が経過するまでに次のトリガがパルス
入力端子に入力されないと前記タイムアウト時間の経過
時点で前記演算装置をリセットさせるウォッチドッグタ
イマＩＣと、周期が前記タイムアウト時間以下であるク
ロック信号を出力するクロック発生部と、前記クロック
発生部と前記ウォッチドッグタイマＩＣの前記パルス入
力端子との間に接続されるゲートとを備え、前記ゲート
は前記演算装置からの指示に従って前記演算装置が前記
第１の処理を行っている間は前記クロック信号を阻止
し、前記演算装置が前記第２の処理を行っている間は前
記クロック信号を通過させて前記パルス入力端子にトリ
ガとして入力させることを特徴とする。
定められたタイムアウト時間以内の時間間隔でウォッチ
ドッグ監視パルスを出力する第１の処理とウォッチドッ
グ監視パルスを出力する時間間隔が前記タイムアウト時
間を超える第２の処理とをプログラムに従って行う演算
装置と、前記ウォッチドッグ監視パルスがトリガとして
入力されるパルス入力端子を備えトリガの入力後に前記
タイムアウト時間が経過するまでに次のトリガがパルス
入力端子に入力されないと前記タイムアウト時間の経過
時点で前記演算装置をリセットさせるウォッチドッグタ
イマＩＣと、周期が前記タイムアウト時間以下であるク
ロック信号を出力するクロック発生部と、前記クロック
発生部と前記ウォッチドッグタイマＩＣの前記パルス入
力端子との間に接続されるゲートとを備え、前記ゲート
は前記演算装置からの指示に従って前記演算装置が前記
第１の処理を行っている間は前記クロック信号を阻止
し、前記演算装置が前記第２の処理を行っている間は前
記クロック信号を通過させて前記パルス入力端子にトリ
ガとして入力させることを特徴とする。
【０００８】請求項２の発明は、予め定められたタイム
アウト時間以内の時間間隔でウォッチドッグ監視パルス
を出力する第１の処理とウォッチドッグ監視パルスを出
力する時間間隔が前記タイムアウト時間を超える第２の
処理とをプログラムに従って行う演算装置と、前記ウォ
ッチドッグ監視パルスがトリガとして入力されるパルス
入力端子を備えトリガの入力後に前記タイムアウト時間
が経過するまでに次のトリガがパルス入力端子に入力さ
れないと前記タイムアウト時間の経過時点で前記演算装
置をリセットさせるウォッチドッグタイマＩＣと、周期
が前記タイムアウト時間以下であるクロック信号を出力
するクロック発生部と、前記クロック発生部と前記ウォ
ッチドッグタイマＩＣの前記パルス入力端子との間に接
続されるパルス発生区間設定回路とを備え、前記パルス
発生区間設定回路は、前記演算装置が前記第２の処理を
開始する際に前記第２の処理の処理時間に相当するクロ
ック信号の個数が前記演算装置から設定されると当該個
数のクロック信号を前記パルス入力端子にトリガとして
入力させ他の期間は前記クロック信号を阻止することを
特徴とする。
アウト時間以内の時間間隔でウォッチドッグ監視パルス
を出力する第１の処理とウォッチドッグ監視パルスを出
力する時間間隔が前記タイムアウト時間を超える第２の
処理とをプログラムに従って行う演算装置と、前記ウォ
ッチドッグ監視パルスがトリガとして入力されるパルス
入力端子を備えトリガの入力後に前記タイムアウト時間
が経過するまでに次のトリガがパルス入力端子に入力さ
れないと前記タイムアウト時間の経過時点で前記演算装
置をリセットさせるウォッチドッグタイマＩＣと、周期
が前記タイムアウト時間以下であるクロック信号を出力
するクロック発生部と、前記クロック発生部と前記ウォ
ッチドッグタイマＩＣの前記パルス入力端子との間に接
続されるパルス発生区間設定回路とを備え、前記パルス
発生区間設定回路は、前記演算装置が前記第２の処理を
開始する際に前記第２の処理の処理時間に相当するクロ
ック信号の個数が前記演算装置から設定されると当該個
数のクロック信号を前記パルス入力端子にトリガとして
入力させ他の期間は前記クロック信号を阻止することを
特徴とする。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【００１０】（実施形態１）本実施形態におけるウォッ
チドッグタイマ装置は、図１に示すように、プログラム
に従って動作する演算装置としてのＣＰＵ１と、ＣＰＵ
１に対してリセット信号を送出可能なウォッチドッグタ
イマＩＣ２とを備える。ウォッチドッグタイマＩＣ２は
トリガが入力されるパルス入力端子ＰＩＮを備え、パル
ス入力端子ＰＩＮにトリガが入力された後、タイムアウ
ト時間を経過しても次のトリガが入力されないとタイム
アウト時間が経過した時点でリセット信号出力端子ＲＳ
Ｏからリセット信号を出力し、このリセット信号をＣＰ
Ｕ１のリセット信号入力端子ＲＳＩに入力することによ
りＣＰＵ１をリセットする。
チドッグタイマ装置は、図１に示すように、プログラム
に従って動作する演算装置としてのＣＰＵ１と、ＣＰＵ
１に対してリセット信号を送出可能なウォッチドッグタ
イマＩＣ２とを備える。ウォッチドッグタイマＩＣ２は
トリガが入力されるパルス入力端子ＰＩＮを備え、パル
ス入力端子ＰＩＮにトリガが入力された後、タイムアウ
ト時間を経過しても次のトリガが入力されないとタイム
アウト時間が経過した時点でリセット信号出力端子ＲＳ
Ｏからリセット信号を出力し、このリセット信号をＣＰ
Ｕ１のリセット信号入力端子ＲＳＩに入力することによ
りＣＰＵ１をリセットする。
【００１１】さらに、本実施形態におけるウォッチドッ
グタイマ装置は、周期がタイムアウト時間以下であるク
ロック信号を出力するクロック発生部４と、クロック信
号が入力されゲートとして機能するトライステート出力
バッファ５と、ＣＰＵ１の第１のポートＰ１からの出力
とトライステート出力バッファ５の出力との論理和をウ
ォッチドッグタイマＩＣ２のパルス入力端子ＰＩＮに入
力するインターフェイス回路６とを備える。トライステ
ート出力バッファ５の制御端子はＣＰＵ１の第２のポー
トＰ２に接続され、トライステート出力バッファ５は第
２のポートＰ２の出力値に応じてクロック信号を通過さ
せる状態とクロック信号を阻止する状態との２状態を選
択する。
グタイマ装置は、周期がタイムアウト時間以下であるク
ロック信号を出力するクロック発生部４と、クロック信
号が入力されゲートとして機能するトライステート出力
バッファ５と、ＣＰＵ１の第１のポートＰ１からの出力
とトライステート出力バッファ５の出力との論理和をウ
ォッチドッグタイマＩＣ２のパルス入力端子ＰＩＮに入
力するインターフェイス回路６とを備える。トライステ
ート出力バッファ５の制御端子はＣＰＵ１の第２のポー
トＰ２に接続され、トライステート出力バッファ５は第
２のポートＰ２の出力値に応じてクロック信号を通過さ
せる状態とクロック信号を阻止する状態との２状態を選
択する。
【００１２】次に、本実施形態におけるウォッチドッグ
タイマ装置の動作について説明する。ＣＰＵ１は第１の
処理を行う間、第１のポートＰ１からタイムアウト時間
以内の時間間隔でウォッチドッグ監視パルスを発生す
る。また、この間に、第２のポートＰ２を制御してトラ
イステート出力バッファ５の出力をハイインピーダンス
状態にし、クロック信号がインターフェイス回路６に入
力されないようにする。従って、第１の処理が行われて
いる間にはＣＰＵ１が出力したウォッチドッグ監視パル
スがインターフェイス回路６を介してパルス入力端子Ｐ
ＩＮにトリガとして入力される。
タイマ装置の動作について説明する。ＣＰＵ１は第１の
処理を行う間、第１のポートＰ１からタイムアウト時間
以内の時間間隔でウォッチドッグ監視パルスを発生す
る。また、この間に、第２のポートＰ２を制御してトラ
イステート出力バッファ５の出力をハイインピーダンス
状態にし、クロック信号がインターフェイス回路６に入
力されないようにする。従って、第１の処理が行われて
いる間にはＣＰＵ１が出力したウォッチドッグ監視パル
スがインターフェイス回路６を介してパルス入力端子Ｐ
ＩＮにトリガとして入力される。
【００１３】一方、ＣＰＵ１は第２の処理を行う期間に
はクロック信号がトライステート出力バッファ５を通過
するように第２のポートＰ２を制御する。すなわち、Ｃ
ＰＵ１が正常に動作していてもタイムアウト時間内でウ
ォッチドッグ監視パルスを出力できないときにはクロッ
ク信号がパルス入力端子ＰＩＮに入力され、ＣＰＵ１が
リセットされることはない。
はクロック信号がトライステート出力バッファ５を通過
するように第２のポートＰ２を制御する。すなわち、Ｃ
ＰＵ１が正常に動作していてもタイムアウト時間内でウ
ォッチドッグ監視パルスを出力できないときにはクロッ
ク信号がパルス入力端子ＰＩＮに入力され、ＣＰＵ１が
リセットされることはない。
【００１４】上記構成によれば、停止機能を備えた高価
なウォッチドッグタイマＩＣではなく停止機能を備えて
いない安価なウォッチドッグタイマＩＣを用いることが
できる。しかも、クロック発生部４の機能は、例えばＣ
ＰＵ１にクロック信号を与える発振回路を利用したり、
一般にＣＰＵ１を実装している回路基板上に実装されて
いる周辺回路で使用しているＦＰＧＡ（Ｆｉｅｌｄ Ｐ
ｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）の空
きゲート、空きピンを利用して内部クロックを共有した
りすることにより実現することが可能であり、従って部
品点数が増加することがない。また、停止機能を備えて
いないウォッチドッグタイマＩＣは停止機能を備えたウ
ォッチドッグタイマＩＣよりも多くの品種が市場に供さ
れているから、選択の範囲を広げることができる。
なウォッチドッグタイマＩＣではなく停止機能を備えて
いない安価なウォッチドッグタイマＩＣを用いることが
できる。しかも、クロック発生部４の機能は、例えばＣ
ＰＵ１にクロック信号を与える発振回路を利用したり、
一般にＣＰＵ１を実装している回路基板上に実装されて
いる周辺回路で使用しているＦＰＧＡ（Ｆｉｅｌｄ Ｐ
ｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）の空
きゲート、空きピンを利用して内部クロックを共有した
りすることにより実現することが可能であり、従って部
品点数が増加することがない。また、停止機能を備えて
いないウォッチドッグタイマＩＣは停止機能を備えたウ
ォッチドッグタイマＩＣよりも多くの品種が市場に供さ
れているから、選択の範囲を広げることができる。
【００１５】なお、上述したインターフェイス回路６と
しては、ＩＣ化されたＯＲ回路を用いることができる。
ここで、ウォッチドッグタイマＩＣ２が実装されている
回路基板には、他にＯＲ回路を含むＩＣが実装されてい
ることも多いから、このＯＲ回路をインターフェイス回
路６として流用すれば、コスト増なくインターフェイス
回路６を設けることができる。また、インターフェイス
回路６として利用可能なＯＲ回路を含むＩＣが回路基板
上に存在せず、ＯＲ回路を新規に追加したとしても、Ｏ
Ｒ回路のＩＣは低価格であるから、停止機能を備えてい
ない安価なウォッチドッグタイマＩＣを用いたことによ
るコスト減の効果は妨げられない。
しては、ＩＣ化されたＯＲ回路を用いることができる。
ここで、ウォッチドッグタイマＩＣ２が実装されている
回路基板には、他にＯＲ回路を含むＩＣが実装されてい
ることも多いから、このＯＲ回路をインターフェイス回
路６として流用すれば、コスト増なくインターフェイス
回路６を設けることができる。また、インターフェイス
回路６として利用可能なＯＲ回路を含むＩＣが回路基板
上に存在せず、ＯＲ回路を新規に追加したとしても、Ｏ
Ｒ回路のＩＣは低価格であるから、停止機能を備えてい
ない安価なウォッチドッグタイマＩＣを用いたことによ
るコスト減の効果は妨げられない。
【００１６】（実施形態２）本実施形態は、基本的な構
成は実施形態１と同様であるが、図２に示すようにトラ
イステート出力バッファ５に代えてクロック発生部４と
インターフェイス回路６との間にパルス発生区間設定回
路７を接続した点が実施形態１と異なる。パルス発生区
間設定回路７は、ＣＰＵ１によりアドレスバスＡＢを通
して指定されデータバスＤＢを通してカウント数を設定
されると、設定されたカウント数のクロック信号を通過
させる。つまり、クロック信号が１個通過するたびにカ
ウント数を１ずつ減らし、カウント数が０になるまでク
ロック信号を通過させるのである。また、カウント数が
０である期間にはクロック信号を阻止する。
成は実施形態１と同様であるが、図２に示すようにトラ
イステート出力バッファ５に代えてクロック発生部４と
インターフェイス回路６との間にパルス発生区間設定回
路７を接続した点が実施形態１と異なる。パルス発生区
間設定回路７は、ＣＰＵ１によりアドレスバスＡＢを通
して指定されデータバスＤＢを通してカウント数を設定
されると、設定されたカウント数のクロック信号を通過
させる。つまり、クロック信号が１個通過するたびにカ
ウント数を１ずつ減らし、カウント数が０になるまでク
ロック信号を通過させるのである。また、カウント数が
０である期間にはクロック信号を阻止する。
【００１７】次に、本実施形態におけるウォッチドッグ
タイマ装置の動作について説明する。ＣＰＵ１が第１の
処理を行っている間、パルス発生区間設定回路７はクロ
ック信号を阻止する。この間にはＣＰＵ１はタイムアウ
ト時間以内の時間間隔でウォッチドッグ監視パルスを出
力し、このウォッチドッグ監視パルスがインターフェイ
ス回路６を介してパルス入力端子ＰＩＮに入力される。
一方、ＣＰＵ１が第２の処理を行うときには、第２の処
理を開始する際に第２の処理が終了するまでに必要な時
間に発生するクロック信号の個数程度であって当該個数
以上の値をカウント数としてパルス発生区間設定回路７
に設定する。上述のようにパルス発生区間設定回路７に
カウント数を設定すると設定されたカウント数のクロッ
ク信号がウォッチドッグタイマＩＣ２のパルス入力端子
ＰＩＮに入力されるので、ＣＰＵ１が第２の処理を行っ
ている間にウォッチドッグ監視パルスをタイムアウト時
間以内の時間間隔で出力しないにも関わらずウォッチド
ッグタイマＩＣ２はＣＰＵ１をリセットしない。
タイマ装置の動作について説明する。ＣＰＵ１が第１の
処理を行っている間、パルス発生区間設定回路７はクロ
ック信号を阻止する。この間にはＣＰＵ１はタイムアウ
ト時間以内の時間間隔でウォッチドッグ監視パルスを出
力し、このウォッチドッグ監視パルスがインターフェイ
ス回路６を介してパルス入力端子ＰＩＮに入力される。
一方、ＣＰＵ１が第２の処理を行うときには、第２の処
理を開始する際に第２の処理が終了するまでに必要な時
間に発生するクロック信号の個数程度であって当該個数
以上の値をカウント数としてパルス発生区間設定回路７
に設定する。上述のようにパルス発生区間設定回路７に
カウント数を設定すると設定されたカウント数のクロッ
ク信号がウォッチドッグタイマＩＣ２のパルス入力端子
ＰＩＮに入力されるので、ＣＰＵ１が第２の処理を行っ
ている間にウォッチドッグ監視パルスをタイムアウト時
間以内の時間間隔で出力しないにも関わらずウォッチド
ッグタイマＩＣ２はＣＰＵ１をリセットしない。
【００１８】上記構成によれば、実施形態１と同様の効
果に加えて次の効果がある。従来構成においては第２の
処理の間にＣＰＵ１が暴走した場合、ウォッチドッグタ
イマＩＣ２がＣＰＵ１が第２の処理の過程で正常に動作
しているものとみなして、ＣＰＵ１の動作を監視する機
能を停止している状態にあるため、ＣＰＵ１が暴走から
回復しないおそれがあるが、本実施形態においては、第
２の処理の間にＣＰＵ１が暴走したとしてもパルス発生
区間設定回路７は設定されたカウント数のクロック信号
を通過させた後はクロック信号を通過させない状態に戻
り、しかも、この状態でＣＰＵ１はウォッチドッグ監視
パルスを出力しないからパルス入力端子ＰＩＮにトリガ
が入力されなくなる。従ってパルス発生区間設定回路７
が設定されたカウント数のクロック信号を通過させた
後、タイムアウト時間が経過するまでにパルス入力端子
ＰＩＮにトリガが入力されなければタイムアウト時間が
経過した時点でウォッチドッグタイマＩＣ２がＣＰＵ１
をリセットすることによりＣＰＵ１が暴走から回復す
る。
果に加えて次の効果がある。従来構成においては第２の
処理の間にＣＰＵ１が暴走した場合、ウォッチドッグタ
イマＩＣ２がＣＰＵ１が第２の処理の過程で正常に動作
しているものとみなして、ＣＰＵ１の動作を監視する機
能を停止している状態にあるため、ＣＰＵ１が暴走から
回復しないおそれがあるが、本実施形態においては、第
２の処理の間にＣＰＵ１が暴走したとしてもパルス発生
区間設定回路７は設定されたカウント数のクロック信号
を通過させた後はクロック信号を通過させない状態に戻
り、しかも、この状態でＣＰＵ１はウォッチドッグ監視
パルスを出力しないからパルス入力端子ＰＩＮにトリガ
が入力されなくなる。従ってパルス発生区間設定回路７
が設定されたカウント数のクロック信号を通過させた
後、タイムアウト時間が経過するまでにパルス入力端子
ＰＩＮにトリガが入力されなければタイムアウト時間が
経過した時点でウォッチドッグタイマＩＣ２がＣＰＵ１
をリセットすることによりＣＰＵ１が暴走から回復す
る。
【００１９】
【発明の効果】請求項１の発明は、周期がタイムアウト
時間以下であるクロック信号を出力するクロック発生部
と、前記クロック発生部とウォッチドッグタイマＩＣの
パルス入力端子との間に接続されるゲートとを備え、前
記ゲートは演算装置からの指示に従って演算装置が前記
タイムアウト時間以内の時間間隔でウォッチドッグ監視
パルスを出力する第１の処理を行っている間は前記クロ
ック信号を阻止し、演算装置がウォッチドッグ監視パル
スを出力する時間間隔が前記タイムアウト時間を超える
第２の処理を行っている間は前記クロック信号を通過さ
せて前記パルス入力端子にトリガとして入力させるの
で、正常に動作している演算装置が処理内容に関わらず
リセットされることがなく、かつ停止機能を備えていな
い安価なウォッチドッグタイマＩＣを用いることが可能
でありコストを低減することができる。また、停止機能
を備えていないウォッチドッグタイマＩＣは停止機能を
備えたウォッチドッグタイマＩＣに比べて多くの品種が
市場に供されているから、選択の範囲を広げることがで
きる。
時間以下であるクロック信号を出力するクロック発生部
と、前記クロック発生部とウォッチドッグタイマＩＣの
パルス入力端子との間に接続されるゲートとを備え、前
記ゲートは演算装置からの指示に従って演算装置が前記
タイムアウト時間以内の時間間隔でウォッチドッグ監視
パルスを出力する第１の処理を行っている間は前記クロ
ック信号を阻止し、演算装置がウォッチドッグ監視パル
スを出力する時間間隔が前記タイムアウト時間を超える
第２の処理を行っている間は前記クロック信号を通過さ
せて前記パルス入力端子にトリガとして入力させるの
で、正常に動作している演算装置が処理内容に関わらず
リセットされることがなく、かつ停止機能を備えていな
い安価なウォッチドッグタイマＩＣを用いることが可能
でありコストを低減することができる。また、停止機能
を備えていないウォッチドッグタイマＩＣは停止機能を
備えたウォッチドッグタイマＩＣに比べて多くの品種が
市場に供されているから、選択の範囲を広げることがで
きる。
【００２０】請求項２の発明は、周期がタイムアウト時
間以下であるクロック信号を出力するクロック発生部
と、前記クロック発生部とウォッチドッグタイマＩＣの
パルス入力端子との間に接続されるパルス発生区間設定
回路とを備え、前記パルス発生区間設定回路は、演算装
置がウォッチドッグ監視パルスを出力する時間間隔が前
記タイムアウト時間を超える第２の処理を開始する際に
前記第２の処理の処理時間に相当するクロック信号の個
数が前記演算装置から設定されると当該個数のクロック
信号をパルス入力端子にトリガとして入力させ他の期間
はクロック信号を阻止するものであり、請求項１の発明
と同様の効果に加えて、クロック信号がトリガとしてパ
ルス入力端子に入力されている間に演算装置に異常が発
生した場合にも、パルス発生区間設定回路が通過させる
クロック信号の個数が制限されているので、制限された
個数のクロック信号がトリガとしてウォッチドッグタイ
マＩＣのパルス入力端子に入力されてからタイムアウト
時間が経過した時点でウォッチドッグタイマＩＣが演算
装置をリセットするという効果がある。
間以下であるクロック信号を出力するクロック発生部
と、前記クロック発生部とウォッチドッグタイマＩＣの
パルス入力端子との間に接続されるパルス発生区間設定
回路とを備え、前記パルス発生区間設定回路は、演算装
置がウォッチドッグ監視パルスを出力する時間間隔が前
記タイムアウト時間を超える第２の処理を開始する際に
前記第２の処理の処理時間に相当するクロック信号の個
数が前記演算装置から設定されると当該個数のクロック
信号をパルス入力端子にトリガとして入力させ他の期間
はクロック信号を阻止するものであり、請求項１の発明
と同様の効果に加えて、クロック信号がトリガとしてパ
ルス入力端子に入力されている間に演算装置に異常が発
生した場合にも、パルス発生区間設定回路が通過させる
クロック信号の個数が制限されているので、制限された
個数のクロック信号がトリガとしてウォッチドッグタイ
マＩＣのパルス入力端子に入力されてからタイムアウト
時間が経過した時点でウォッチドッグタイマＩＣが演算
装置をリセットするという効果がある。
【図１】本発明の実施形態１を示すブロック図である。
【図２】本発明の実施形態２を示すブロック図である。
【図３】従来例を示すブロック図である。
１ ＣＰＵ
２ ウォッチドッグタイマＩＣ
４ クロック発生部
５ トライステート出力バッファ
７ パルス発生区間設定回路
ＰＩＮ パルス入力端子
Claims (2)
- 【請求項１】 予め定められたタイムアウト時間以内の
時間間隔でウォッチドッグ監視パルスを出力する第１の
処理とウォッチドッグ監視パルスを出力する時間間隔が
前記タイムアウト時間を超える第２の処理とをプログラ
ムに従って行う演算装置と、前記ウォッチドッグ監視パ
ルスがトリガとして入力されるパルス入力端子を備えト
リガの入力後に前記タイムアウト時間が経過するまでに
次のトリガがパルス入力端子に入力されないと前記タイ
ムアウト時間の経過時点で前記演算装置をリセットさせ
るウォッチドッグタイマＩＣと、周期が前記タイムアウ
ト時間以下であるクロック信号を出力するクロック発生
部と、前記クロック発生部と前記ウォッチドッグタイマ
ＩＣの前記パルス入力端子との間に接続されるゲートと
を備え、前記ゲートは前記演算装置からの指示に従って
前記演算装置が前記第１の処理を行っている間は前記ク
ロック信号を阻止し、前記演算装置が前記第２の処理を
行っている間は前記クロック信号を通過させて前記パル
ス入力端子にトリガとして入力させることを特徴とする
ウォッチドッグタイマ装置。 - 【請求項２】 予め定められたタイムアウト時間以内の
時間間隔でウォッチドッグ監視パルスを出力する第１の
処理とウォッチドッグ監視パルスを出力する時間間隔が
前記タイムアウト時間を超える第２の処理とをプログラ
ムに従って行う演算装置と、前記ウォッチドッグ監視パ
ルスがトリガとして入力されるパルス入力端子を備えト
リガの入力後に前記タイムアウト時間が経過するまでに
次のトリガがパルス入力端子に入力されないと前記タイ
ムアウト時間の経過時点で前記演算装置をリセットさせ
るウォッチドッグタイマＩＣと、周期が前記タイムアウ
ト時間以下であるクロック信号を出力するクロック発生
部と、前記クロック発生部と前記ウォッチドッグタイマ
ＩＣの前記パルス入力端子との間に接続されるパルス発
生区間設定回路とを備え、前記パルス発生区間設定回路
は、前記演算装置が前記第２の処理を開始する際に前記
第２の処理の処理時間に相当するクロック信号の個数が
前記演算装置から設定されると当該個数のクロック信号
を前記パルス入力端子にトリガとして入力させ他の期間
は前記クロック信号を阻止することを特徴とするウォッ
チドッグタイマ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001321100A JP2003122600A (ja) | 2001-10-18 | 2001-10-18 | ウォッチドッグタイマ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001321100A JP2003122600A (ja) | 2001-10-18 | 2001-10-18 | ウォッチドッグタイマ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003122600A true JP2003122600A (ja) | 2003-04-25 |
Family
ID=19138385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001321100A Withdrawn JP2003122600A (ja) | 2001-10-18 | 2001-10-18 | ウォッチドッグタイマ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003122600A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006137220A1 (ja) * | 2005-06-21 | 2006-12-28 | Olympus Medical Systems Corp. | 電子内視鏡装置 |
| JP2007000206A (ja) * | 2005-06-21 | 2007-01-11 | Olympus Medical Systems Corp | 電子内視鏡装置 |
| CN111309508A (zh) * | 2020-02-18 | 2020-06-19 | 西安微电子技术研究所 | 一种嵌入式星载计算机看门狗电路及其工作方法 |
-
2001
- 2001-10-18 JP JP2001321100A patent/JP2003122600A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006137220A1 (ja) * | 2005-06-21 | 2006-12-28 | Olympus Medical Systems Corp. | 電子内視鏡装置 |
| JP2007000206A (ja) * | 2005-06-21 | 2007-01-11 | Olympus Medical Systems Corp | 電子内視鏡装置 |
| US8764636B2 (en) | 2005-06-21 | 2014-07-01 | Olympus Medical Systems Corp. | Electronic endoscopic apparatus |
| CN111309508A (zh) * | 2020-02-18 | 2020-06-19 | 西安微电子技术研究所 | 一种嵌入式星载计算机看门狗电路及其工作方法 |
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Legal Events
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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