JP2000194402A - Ｃｐｕ異常監視方法及び装置 - Google Patents
Ｃｐｕ異常監視方法及び装置Info
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Abstract
(57)【要約】
【課題】 ＣＰＵの働きが異常であるか否かの監視を最
小限の構成で、また高い信頼性を持たせて実現すること
ができるＣＰＵ異常監視方法及び装置を提供する。 【解決手段】 一方のＣＰＵ１が異常と判定されるとと
もに他方のＣＰＵ２が特定の信号を出力したときに、一
方のＣＰＵ１に対してリセットを行う論理回路４を備
え、例え一方のＣＰＵ１が異常と判定されても、その一
方のＣＰＵ１を監視している他方のＣＰＵ２が特定の信
号を出力していない場合は、一方のＣＰＵ１にリセット
信号を出さないように構成された論理回路４を設けた。
小限の構成で、また高い信頼性を持たせて実現すること
ができるＣＰＵ異常監視方法及び装置を提供する。 【解決手段】 一方のＣＰＵ１が異常と判定されるとと
もに他方のＣＰＵ２が特定の信号を出力したときに、一
方のＣＰＵ１に対してリセットを行う論理回路４を備
え、例え一方のＣＰＵ１が異常と判定されても、その一
方のＣＰＵ１を監視している他方のＣＰＵ２が特定の信
号を出力していない場合は、一方のＣＰＵ１にリセット
信号を出さないように構成された論理回路４を設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のＣＰＵ(cen
tral processing unit)により制御を行う制御装置にお
いて、ＣＰＵが暴走をしたかどうか等、正常に働いてい
るか否かの状態を監視するためのＣＰＵ異常監視方法及
び装置に関する。
tral processing unit)により制御を行う制御装置にお
いて、ＣＰＵが暴走をしたかどうか等、正常に働いてい
るか否かの状態を監視するためのＣＰＵ異常監視方法及
び装置に関する。
【０００２】
【従来の技術】ＣＰＵの暴走を監視する手法としては、
外部のウオッチドッグタイマによる方式がある。これは
例えばＣＰＵからウオッチドッグタイマに対してポート
から定期的なパルスを出力し、このパルスの間隔が規定
された時間を越えた場合にＣＰＵに対してリセット信号
を出力するものである。
外部のウオッチドッグタイマによる方式がある。これは
例えばＣＰＵからウオッチドッグタイマに対してポート
から定期的なパルスを出力し、このパルスの間隔が規定
された時間を越えた場合にＣＰＵに対してリセット信号
を出力するものである。
【０００３】しかし、ＣＰＵが暴走した場合の上記パル
ス出力を行うポートの動作は保証できないため、規定の
時間内の定期的なパルスが偶然出力される可能性もあ
り、確実なリセット動作が期待できない。これを防ぐた
めには、 （１） パルスの周期に上下限値を規定する。 （２） 複数の信号を用いてその組み合わせによりウオ
ッチドッグタイマをリセットする。 等の方式が考えられるが、ウオッチドッグタイマのハー
ドウエア構成が複雑となる。
ス出力を行うポートの動作は保証できないため、規定の
時間内の定期的なパルスが偶然出力される可能性もあ
り、確実なリセット動作が期待できない。これを防ぐた
めには、 （１） パルスの周期に上下限値を規定する。 （２） 複数の信号を用いてその組み合わせによりウオ
ッチドッグタイマをリセットする。 等の方式が考えられるが、ウオッチドッグタイマのハー
ドウエア構成が複雑となる。
【０００４】また、このようなウォッチドッグタイマ
は、時間基準タイマを持つ必要があり、外部からクロッ
クを与えるか、自ら発信回路を有し、時間基準を作成す
る必要がある。前者の場合は、外部から与えるクロック
がノイズの発生源となり、周辺機器に悪影響を及ぼす懸
念があり、後者の場合は、発信回路の誤動作や不動作に
より意図した動作を与えない場合がある。
は、時間基準タイマを持つ必要があり、外部からクロッ
クを与えるか、自ら発信回路を有し、時間基準を作成す
る必要がある。前者の場合は、外部から与えるクロック
がノイズの発生源となり、周辺機器に悪影響を及ぼす懸
念があり、後者の場合は、発信回路の誤動作や不動作に
より意図した動作を与えない場合がある。
【０００５】一方、複数のＣＰＵを有する制御装置にお
いては、一方のＣＰＵが他方のＣＰＵを、例えばシリア
ル通信を介して監視し、異常であればリセット信号を出
力することが可能である。
いては、一方のＣＰＵが他方のＣＰＵを、例えばシリア
ル通信を介して監視し、異常であればリセット信号を出
力することが可能である。
【０００６】図５は、一方のＣＰＵが他方のＣＰＵをシ
リアル通信を介して監視し、異常であればリセット信号
を出力する監視方式の一構成例を示す図である。図５に
おいて、１０１は第１ＣＰＵ、１０２は第２ＣＰＵ、１
０３はシリアル通信ライン、１０４はリセット通信ライ
ンである。ＣＰＵ１０２はとシリアル通信ライン１０３
を介してＣＰＵ１０１を監視し、ＣＰＵ１０１が異常と
判定された場合にはＣＰＵ１０２はリセット通信ライン
１０４によりＣＰＵ１０１のリセットを行う。この方式
によれば、ソフトウェアで判定を行うので、外付けのウ
ォッチドッグタイマを設ける必要が無く、また確実にＣ
ＰＵ１の異常監視を実行できる。
リアル通信を介して監視し、異常であればリセット信号
を出力する監視方式の一構成例を示す図である。図５に
おいて、１０１は第１ＣＰＵ、１０２は第２ＣＰＵ、１
０３はシリアル通信ライン、１０４はリセット通信ライ
ンである。ＣＰＵ１０２はとシリアル通信ライン１０３
を介してＣＰＵ１０１を監視し、ＣＰＵ１０１が異常と
判定された場合にはＣＰＵ１０２はリセット通信ライン
１０４によりＣＰＵ１０１のリセットを行う。この方式
によれば、ソフトウェアで判定を行うので、外付けのウ
ォッチドッグタイマを設ける必要が無く、また確実にＣ
ＰＵ１の異常監視を実行できる。
【０００７】
【発明が解決しようとする課題】しかしながら、図５の
構成例において、ＣＰＵ１０２が異常となった場合、誤
ってリセット信号を発生し、正常であるＣＰＵ１０１を
リセットしてしまう可能性がある。
構成例において、ＣＰＵ１０２が異常となった場合、誤
ってリセット信号を発生し、正常であるＣＰＵ１０１を
リセットしてしまう可能性がある。
【０００８】本発明は、上記した問題に鑑みなされたも
ので、ＣＰＵの働きが異常であるか否かの監視を最小限
の構成で、また高い信頼性を持たせて実現することがで
きるＣＰＵ異常監視方法及び装置を提供することを目的
とするものである。
ので、ＣＰＵの働きが異常であるか否かの監視を最小限
の構成で、また高い信頼性を持たせて実現することがで
きるＣＰＵ異常監視方法及び装置を提供することを目的
とするものである。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、一方のＣＰＵが異常と判定されるととも
に他方のＣＰＵが特定の信号を出力したときに、前記一
方のＣＰＵに対してリセットを行う手段を備え、例え一
方のＣＰＵが異常と判定されても、その一方のＣＰＵを
監視している他方のＣＰＵが特定の信号を出力していな
い場合は、例えば他方のＣＰＵに異常が存在するとして
一方のＣＰＵにリセット信号を出さないようにし、誤っ
て正常である一方のＣＰＵをリセットしないようにした
ものである。
成するために、一方のＣＰＵが異常と判定されるととも
に他方のＣＰＵが特定の信号を出力したときに、前記一
方のＣＰＵに対してリセットを行う手段を備え、例え一
方のＣＰＵが異常と判定されても、その一方のＣＰＵを
監視している他方のＣＰＵが特定の信号を出力していな
い場合は、例えば他方のＣＰＵに異常が存在するとして
一方のＣＰＵにリセット信号を出さないようにし、誤っ
て正常である一方のＣＰＵをリセットしないようにした
ものである。
【００１０】本発明はまた、上記の監視及びリセット動
作をＣＰＵ相互に行えるようにしたものである。
作をＣＰＵ相互に行えるようにしたものである。
【００１１】
【発明の実施の形態】本発明の請求項１に記載の発明
は、複数搭載されたＣＰＵのうち、一方のＣＰＵが他方
のＣＰＵにより異常と判定された場合に、前記一方のＣ
ＰＵのリセットを行うＣＰＵ異常監視方法において、前
記一方のＣＰＵが異常と判定されるとともに前記他方の
ＣＰＵが特定の信号を出力したときに、前記一方のＣＰ
Ｕに対してリセットを行うようにしたことを特徴とする
ＣＰＵ異常監視方法であり、例え一方のＣＰＵが異常と
判定されても、その一方のＣＰＵを監視している他方の
ＣＰＵが特定の信号を出力していない場合は一方のＣＰ
Ｕにリセット信号を出さないので、誤って正常である一
方のＣＰＵをリセットしてしまうのを防止でき、信頼性
の向上が図れるという作用を有する。
は、複数搭載されたＣＰＵのうち、一方のＣＰＵが他方
のＣＰＵにより異常と判定された場合に、前記一方のＣ
ＰＵのリセットを行うＣＰＵ異常監視方法において、前
記一方のＣＰＵが異常と判定されるとともに前記他方の
ＣＰＵが特定の信号を出力したときに、前記一方のＣＰ
Ｕに対してリセットを行うようにしたことを特徴とする
ＣＰＵ異常監視方法であり、例え一方のＣＰＵが異常と
判定されても、その一方のＣＰＵを監視している他方の
ＣＰＵが特定の信号を出力していない場合は一方のＣＰ
Ｕにリセット信号を出さないので、誤って正常である一
方のＣＰＵをリセットしてしまうのを防止でき、信頼性
の向上が図れるという作用を有する。
【００１２】本発明の請求項２に記載の発明は、前記Ｃ
ＰＵが互いに異常を監視し合うようにしたことを特徴と
する請求項１記載のＣＰＵ異常監視方法であり、ＣＰＵ
同士が相互に監視し合え、信頼性の向上がさらに図れる
という作用を有する。
ＰＵが互いに異常を監視し合うようにしたことを特徴と
する請求項１記載のＣＰＵ異常監視方法であり、ＣＰＵ
同士が相互に監視し合え、信頼性の向上がさらに図れる
という作用を有する。
【００１３】本発明の請求項３に記載の発明は、複数搭
載されたＣＰＵのうち、一方のＣＰＵが他方のＣＰＵに
より異常と判定された場合に、前記一方のＣＰＵのリセ
ットを行うＣＰＵ異常監視装置において、前記他方のＣ
ＰＵの出力が特定の信号を出力したときに、前記一方の
ＣＰＵに対してリセット信号を出力するリセット信号発
生手段を設けたことを特徴とするＣＰＵ異常監視装置で
あり、例え一方のＣＰＵが異常と判定されても、その一
方のＣＰＵを監視している他方のＣＰＵが特定の信号を
出力していない場合は、リセット信号発生手段から一方
のＣＰＵに対してリセット信号を出さないので、誤って
正常である一方のＣＰＵをリセットしてしまうのを防止
でき、信頼性の向上が図れるという作用を有する。
載されたＣＰＵのうち、一方のＣＰＵが他方のＣＰＵに
より異常と判定された場合に、前記一方のＣＰＵのリセ
ットを行うＣＰＵ異常監視装置において、前記他方のＣ
ＰＵの出力が特定の信号を出力したときに、前記一方の
ＣＰＵに対してリセット信号を出力するリセット信号発
生手段を設けたことを特徴とするＣＰＵ異常監視装置で
あり、例え一方のＣＰＵが異常と判定されても、その一
方のＣＰＵを監視している他方のＣＰＵが特定の信号を
出力していない場合は、リセット信号発生手段から一方
のＣＰＵに対してリセット信号を出さないので、誤って
正常である一方のＣＰＵをリセットしてしまうのを防止
でき、信頼性の向上が図れるという作用を有する。
【００１４】本発明の請求項４に記載の発明は、複数の
ＣＰＵにより制御を行う制御装置において、第１のＣＰ
Ｕと、前記第１のＣＰＵと通信ラインを介して接続され
ているとともに前記第１のＣＰＵの状態に応じた信号を
出力する第２のＣＰＵと、前記第２のＣＰＵの出力が特
定の出力となったときに前記第１のＣＰＵをリセットす
る信号を出力するリセット信号発生手段、とを備えたこ
とを特徴とするＣＰＵ異常監視装置であり、例え一方の
ＣＰＵが異常と判定されても、その一方のＣＰＵを監視
している他方のＣＰＵが特定の信号を出力していない場
合は、リセット信号発生手段から一方のＣＰＵに対して
リセット信号を出さないので、誤って正常である一方の
ＣＰＵをリセットしてしまうのを防止でき、信頼性の向
上が図れるという作用を有する。
ＣＰＵにより制御を行う制御装置において、第１のＣＰ
Ｕと、前記第１のＣＰＵと通信ラインを介して接続され
ているとともに前記第１のＣＰＵの状態に応じた信号を
出力する第２のＣＰＵと、前記第２のＣＰＵの出力が特
定の出力となったときに前記第１のＣＰＵをリセットす
る信号を出力するリセット信号発生手段、とを備えたこ
とを特徴とするＣＰＵ異常監視装置であり、例え一方の
ＣＰＵが異常と判定されても、その一方のＣＰＵを監視
している他方のＣＰＵが特定の信号を出力していない場
合は、リセット信号発生手段から一方のＣＰＵに対して
リセット信号を出さないので、誤って正常である一方の
ＣＰＵをリセットしてしまうのを防止でき、信頼性の向
上が図れるという作用を有する。
【００１５】本発明の請求項５に記載の発明は、前記リ
セット信号発生手段を論理回路で構成したことを特徴と
する請求項３又は請求項４記載のＣＰＵ異常監視装置で
あり、簡単な回路構成で実現できるという作用を有す
る。
セット信号発生手段を論理回路で構成したことを特徴と
する請求項３又は請求項４記載のＣＰＵ異常監視装置で
あり、簡単な回路構成で実現できるという作用を有す
る。
【００１６】（実施の形態）以下、本発明の第１の実施
の形態におけるＣＰＵ異常監視装置について図面を参照
しながら説明する。図１は本実施の形態におけるＣＰＵ
異常監視装置の構成を示す図である。図１において、１
は第１ＣＰＵ、２は第２ＣＰＵ、３はシリアル通信ライ
ンで、ＣＰＵ１とＣＰＵ２を接続している。４は論理回
路で、ＣＰＵ１とＣＰＵ２との間に設けられている。こ
の構成では、ＣＰＵ２から論理回路４にリセット制御信
号５，６，７が出力され、論理回路４からはリセット信
号８がＣＰＵ１に対して出力される。
の形態におけるＣＰＵ異常監視装置について図面を参照
しながら説明する。図１は本実施の形態におけるＣＰＵ
異常監視装置の構成を示す図である。図１において、１
は第１ＣＰＵ、２は第２ＣＰＵ、３はシリアル通信ライ
ンで、ＣＰＵ１とＣＰＵ２を接続している。４は論理回
路で、ＣＰＵ１とＣＰＵ２との間に設けられている。こ
の構成では、ＣＰＵ２から論理回路４にリセット制御信
号５，６，７が出力され、論理回路４からはリセット信
号８がＣＰＵ１に対して出力される。
【００１７】論理回路４の内部構成を図２に示す。図２
において、９はＮＯＴゲート、１０，１１はＡＮＤゲー
ト、１２，１３はＤ−フリップフロップである。この構
成では、リセット制御信号５はＮＯＴゲート９を介して
ＡＮＤゲート１０に入力され、リセット制御信号６もＡ
ＮＤゲート１０に入力される。ＡＮＤゲート１０の出力
は、リセット制御信号７と共にＡＮＤゲート１１へ入力
される。ＡＮＤゲート１１の出力は、Ｄ−フリップフロ
ップ１２及び１３のクロックＣＫに入力される。また、
ＡＮＤゲート１０の出力は、Ｄ−フリップフロップ１２
及び１３のリセットＲに入力される。
において、９はＮＯＴゲート、１０，１１はＡＮＤゲー
ト、１２，１３はＤ−フリップフロップである。この構
成では、リセット制御信号５はＮＯＴゲート９を介して
ＡＮＤゲート１０に入力され、リセット制御信号６もＡ
ＮＤゲート１０に入力される。ＡＮＤゲート１０の出力
は、リセット制御信号７と共にＡＮＤゲート１１へ入力
される。ＡＮＤゲート１１の出力は、Ｄ−フリップフロ
ップ１２及び１３のクロックＣＫに入力される。また、
ＡＮＤゲート１０の出力は、Ｄ−フリップフロップ１２
及び１３のリセットＲに入力される。
【００１８】図３に論理回路４の動作例を示す。図３に
示す動作例の場合では、リセット制御信号５がＬ(low)
、リセット制御信号６がＨ(high)の状態で、リセット
制御信号７にパルス信号が出力される。すると、図２の
Ｄ−フリップフロップ１２及び１３のクロックＣＫにリ
セット信号と同じ波形が入力され、パルス信号が２回発
生するとリセット信号８はＨからＬへと切り替わる。こ
の信号が図１のＣＰＵ１へのリセット信号８として入力
される。また、この時に、フリップフロップリセット信
号１４の状態はＨのままである。
示す動作例の場合では、リセット制御信号５がＬ(low)
、リセット制御信号６がＨ(high)の状態で、リセット
制御信号７にパルス信号が出力される。すると、図２の
Ｄ−フリップフロップ１２及び１３のクロックＣＫにリ
セット信号と同じ波形が入力され、パルス信号が２回発
生するとリセット信号８はＨからＬへと切り替わる。こ
の信号が図１のＣＰＵ１へのリセット信号８として入力
される。また、この時に、フリップフロップリセット信
号１４の状態はＨのままである。
【００１９】したがって、図１において、ＣＰＵ２がシ
リアル通信ライン３を介してＣＰＵ１を監視し、異常で
あると判定した場合には、図３（ａ）に示されるリセッ
ト制御信号５，６，７の出力を行い、ＣＰＵ１をリセッ
トする。
リアル通信ライン３を介してＣＰＵ１を監視し、異常で
あると判定した場合には、図３（ａ）に示されるリセッ
ト制御信号５，６，７の出力を行い、ＣＰＵ１をリセッ
トする。
【００２０】ここで、ＣＰＵ２が異常となり、出力ポー
トがランダムな動作をして、図３（ｂ）に示すような波
形を出力した場合、リセット制御信号５がＬ、リセット
制御信号６がＨであるときにリセット制御信号７がパル
ス信号とならない限り、図２のＤ−フリップフロップ１
２及び１３には与えられず、リセット信号８はＬとはな
らない。万が一、前記のような状態が１回発生し、図３
（ｂ）において、符号１５に示すようなクロック信号が
発生したとしても、リセット制御信号５がＨ、またはリ
セット制御信号６がＬとなれば、図２のＡＮＤゲート１
０はＬとなるため、フリップフロップリセット信号１４
がＬとなり、フリップフロップ１２及び１３は初期状態
に戻り、リセット信号８はＬとはならない。したがっ
て、ＣＰＵ２が異常となっても、誤ってＣＰＵ１をリセ
ットしてしまうことを防止できる。
トがランダムな動作をして、図３（ｂ）に示すような波
形を出力した場合、リセット制御信号５がＬ、リセット
制御信号６がＨであるときにリセット制御信号７がパル
ス信号とならない限り、図２のＤ−フリップフロップ１
２及び１３には与えられず、リセット信号８はＬとはな
らない。万が一、前記のような状態が１回発生し、図３
（ｂ）において、符号１５に示すようなクロック信号が
発生したとしても、リセット制御信号５がＨ、またはリ
セット制御信号６がＬとなれば、図２のＡＮＤゲート１
０はＬとなるため、フリップフロップリセット信号１４
がＬとなり、フリップフロップ１２及び１３は初期状態
に戻り、リセット信号８はＬとはならない。したがっ
て、ＣＰＵ２が異常となっても、誤ってＣＰＵ１をリセ
ットしてしまうことを防止できる。
【００２１】外部に構成される論理回路は、この構成例
においてはＮＯＴゲートが１つ、ＡＮＤゲートが２つ、
Ｄ−フリップフロップが２つとなっており、外部にウォ
ッチドッグタイマ回路を構成する場合に比べ、簡単な回
路構成で実現されている。また、他の機能に用いる論理
回路と共にゲートアレイに組み込めば、外付け回路を特
に設ける必要はない。
においてはＮＯＴゲートが１つ、ＡＮＤゲートが２つ、
Ｄ−フリップフロップが２つとなっており、外部にウォ
ッチドッグタイマ回路を構成する場合に比べ、簡単な回
路構成で実現されている。また、他の機能に用いる論理
回路と共にゲートアレイに組み込めば、外付け回路を特
に設ける必要はない。
【００２２】なお、上記構成例において、２つのＨ／Ｌ
信号と、１つのパルス信号の組み合わせでリセット信号
を生成する論理回路としたが、例えば２つのパルス列の
組み合わせとし、１つのパルス列がＮ回発生後にもう一
方のパルス列が１回発生した時のみリセット信号を生成
するようにする等、監視を行うＣＰＵが異常となった時
に誤ってリセット信号が発生しないような構成であれ
ば、どのような論理回路でも良い。
信号と、１つのパルス信号の組み合わせでリセット信号
を生成する論理回路としたが、例えば２つのパルス列の
組み合わせとし、１つのパルス列がＮ回発生後にもう一
方のパルス列が１回発生した時のみリセット信号を生成
するようにする等、監視を行うＣＰＵが異常となった時
に誤ってリセット信号が発生しないような構成であれ
ば、どのような論理回路でも良い。
【００２３】また、複数のＣＰＵを有する制御装置にお
いて、相互監視を行い、互いにリセット信号を発生する
ような構成としても良い。
いて、相互監視を行い、互いにリセット信号を発生する
ような構成としても良い。
【００２４】
【発明の効果】本発明によれば、上記実施の形態より明
らかなように、例え一方のＣＰＵが異常と判定されて
も、その一方のＣＰＵを監視している他方のＣＰＵが特
定の信号を出力していない場合は一方のＣＰＵにリセッ
ト信号を出さないので、誤って正常である一方のＣＰＵ
をリセットしてしまうのを防止でき、信頼性の向上が図
れる。
らかなように、例え一方のＣＰＵが異常と判定されて
も、その一方のＣＰＵを監視している他方のＣＰＵが特
定の信号を出力していない場合は一方のＣＰＵにリセッ
ト信号を出さないので、誤って正常である一方のＣＰＵ
をリセットしてしまうのを防止でき、信頼性の向上が図
れる。
【００２５】また、ＣＰＵが互いに異常を監視し、一方
のＣＰＵが異常と判定され、他方のＣＰＵが特定の信号
を出力したとき、前記一方のＣＰＵのリセットを行うよ
うにした場合では、信頼性の向上がさらに図れる。
のＣＰＵが異常と判定され、他方のＣＰＵが特定の信号
を出力したとき、前記一方のＣＰＵのリセットを行うよ
うにした場合では、信頼性の向上がさらに図れる。
【００２６】さらに、リセット信号発生手段を論理回路
で構成した場合では、外部にウォッチドッグタイマ回路
を設ける必要が無く、簡単な回路構成で実現できる。ま
た、ソフトウエアにより正常・異常の判定を行うことが
できるので、確実性のある監視を行うことが可能にな
る。
で構成した場合では、外部にウォッチドッグタイマ回路
を設ける必要が無く、簡単な回路構成で実現できる。ま
た、ソフトウエアにより正常・異常の判定を行うことが
できるので、確実性のある監視を行うことが可能にな
る。
【図１】本発明の実施の形態における全体構成図
【図２】本発明の実施の形態で用いている論理回路図
【図３】本発明の実施の形態における各部動作波形図
【図４】従来の構成例を示す図
１ ＣＰＵ ２ ＣＰＵ ３ シリアル通信ライン ４ 論理回路 ５，６，７ リセット制御信号 ８ リセット信号 ９ ＮＯＴゲート １０，１１ ＡＮＤゲート １２，１３ Ｄ−フリップフロップ １４ フリップフロップリセット信号
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B045 HH04 JJ04 JJ13 5H209 DD04 EE11 GG04 SS01 SS04 SS07 TT01 5H215 BB01 BB12 CC03 CC05 CX01 GG05 KK03 5H223 CC08 DD03 EE04 EE17 9A001 BB01
Claims (5)
- 【請求項１】 複数搭載されたＣＰＵのうち、一方のＣ
ＰＵが他方のＣＰＵにより異常と判定された場合に、前
記一方のＣＰＵのリセットを行うＣＰＵ異常監視方法に
おいて、 前記一方のＣＰＵが異常と判定されるととも
に前記他方のＣＰＵが特定の信号を出力したときに、前
記一方のＣＰＵに対してリセットを行うようにしたこと
を特徴とするＣＰＵ異常監視方法。 - 【請求項２】 前記ＣＰＵが互いに異常を監視し合うよ
うにしたことを特徴とする請求項１記載のＣＰＵ異常監
視方法。 - 【請求項３】 複数搭載されたＣＰＵのうち、一方のＣ
ＰＵが他方のＣＰＵにより異常と判定された場合に、前
記一方のＣＰＵのリセットを行うＣＰＵ異常監視装置に
おいて、 前記他方のＣＰＵの出力が特定の信号を出力
したときに、前記一方のＣＰＵに対してリセット信号を
出力するリセット信号発生手段を設けたことを特徴とす
るＣＰＵ異常監視装置。 - 【請求項４】 複数のＣＰＵにより制御を行う制御装置
において、 第１のＣＰＵと、 前記第１のＣＰＵと通信ラインを介して接続されている
とともに前記第１のＣＰＵの状態に応じた信号を出力す
る第２のＣＰＵと、 前記第２のＣＰＵの出力が特定の出力となったときに前
記第１のＣＰＵをリセットする信号を出力するリセット
信号発生手段、 とを備えたことを特徴とするＣＰＵ異常監視装置。 - 【請求項５】 前記リセット信号発生手段を論理回路で
構成したことを特徴とする請求項３又は請求項４記載の
ＣＰＵ異常監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37074898A JP3833405B2 (ja) | 1998-12-25 | 1998-12-25 | Ｃｐｕ異常監視方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37074898A JP3833405B2 (ja) | 1998-12-25 | 1998-12-25 | Ｃｐｕ異常監視方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000194402A true JP2000194402A (ja) | 2000-07-14 |
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