JPH0273451A - 制御装置 - Google Patents
制御装置Info
- Publication number
- JPH0273451A JPH0273451A JP63225733A JP22573388A JPH0273451A JP H0273451 A JPH0273451 A JP H0273451A JP 63225733 A JP63225733 A JP 63225733A JP 22573388 A JP22573388 A JP 22573388A JP H0273451 A JPH0273451 A JP H0273451A
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- Japan
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- cpu
- pulse
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- received
- circuit
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- Pending
Links
- 230000006854 communication Effects 0.000 abstract description 11
- 238000004891 communication Methods 0.000 abstract description 11
- 238000012544 monitoring process Methods 0.000 abstract description 6
- 230000007175 bidirectional communication Effects 0.000 abstract 1
- 238000001514 detection method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 230000007257 malfunction Effects 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Safety Devices In Control Systems (AREA)
- Control By Computers (AREA)
- Control Or Security For Electrophotography (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は複数のＣＰＵ （マイクロコンピュータ）を用
いた制御装置におけるＣＰＵの暴走検知に関するもので
ある。
いた制御装置におけるＣＰＵの暴走検知に関するもので
ある。
［従来の技術］
例えは複写機の動作を制御するため従来よりマイクロコ
ンピュータ（ＣＰＵ）か使用されてきている。動作か多
岐にわたる場合は複数のＣＰＵを用いて処理の分散をは
かっている。例えば操作部の制御用に１つのＣＰＵを用
い、コピーシーケンスの制御用に１つのＣＰＵを用い、
これらを通信によって接続してコピー動作を行なうよう
構成されている。これらのＣＰＵはプログラムの暴走あ
るいは外部よりの電気雑音により正常動作を行なわない
事態か生じることがあり、１つのＣＰＵか誤動作すれば
正常なコピー動作を行なうことかできなくなるたけては
なく、ヒーターの発火、機械的破損を発生せしめる可能
性かある。
ンピュータ（ＣＰＵ）か使用されてきている。動作か多
岐にわたる場合は複数のＣＰＵを用いて処理の分散をは
かっている。例えば操作部の制御用に１つのＣＰＵを用
い、コピーシーケンスの制御用に１つのＣＰＵを用い、
これらを通信によって接続してコピー動作を行なうよう
構成されている。これらのＣＰＵはプログラムの暴走あ
るいは外部よりの電気雑音により正常動作を行なわない
事態か生じることがあり、１つのＣＰＵか誤動作すれば
正常なコピー動作を行なうことかできなくなるたけては
なく、ヒーターの発火、機械的破損を発生せしめる可能
性かある。
そのため従来よりＣＰＵか正常動作をしている場合は一
定周期のパルスを出力させ、外部に設けたパルス検出回
路に入力し、一定期間内にパルス入力かなくなればＣＰ
Ｕか異常動作となったとしてそのＣＰＵにリセット信号
を送出するよう構成されたＣＰＵ監視回路か考案されて
きている。
定周期のパルスを出力させ、外部に設けたパルス検出回
路に入力し、一定期間内にパルス入力かなくなればＣＰ
Ｕか異常動作となったとしてそのＣＰＵにリセット信号
を送出するよう構成されたＣＰＵ監視回路か考案されて
きている。
例えば大型複写ｎ。等ではコピー制御に４つのＣＰＵを
用いているものかありこの場合４つのＣＰＬＩそれぞれ
にパルス検出回路を設けてＣＰＵの誤動作監視を行なっ
ている。これはどれか−っのＣＰＵが暴走すれば他の全
てのＣＰＵをリセットしコピーマシンの暴走を防止する
ものてあり、第３図にこの構成を図示する。
用いているものかありこの場合４つのＣＰＬＩそれぞれ
にパルス検出回路を設けてＣＰＵの誤動作監視を行なっ
ている。これはどれか−っのＣＰＵが暴走すれば他の全
てのＣＰＵをリセットしコピーマシンの暴走を防止する
ものてあり、第３図にこの構成を図示する。
［発明か解決しようとしている問題点］しかしながら１
．Ｅ記従来例ては各ＣＰＵにそれぞれパルス検出回路を
設け、さらにゲート回路を設ける心安かあり装置の小型
化、ローコスト化、高信頼性化の而て障害となっていた
。
．Ｅ記従来例ては各ＣＰＵにそれぞれパルス検出回路を
設け、さらにゲート回路を設ける心安かあり装置の小型
化、ローコスト化、高信頼性化の而て障害となっていた
。
［問題点を解決するための手段及び作用］従来例ては、
個々のＣＰＵの動作状態を個々の監視回路で監視し、監
視回路出力の論理積をシステムリセット信号としていた
。
個々のＣＰＵの動作状態を個々の監視回路で監視し、監
視回路出力の論理積をシステムリセット信号としていた
。
本発明ては、あるＣＰＵの動作状態を他のＣＰＵに監視
させるということを次々に行ない最終的に１つのリセッ
ト手段によりシステムリセット信号を発生するよう構成
している。
させるということを次々に行ない最終的に１つのリセッ
ト手段によりシステムリセット信号を発生するよう構成
している。
このことにより監視回路と論理積回路を省くことが可能
となり装置の小型化、ローコスト化、高信頼性化にＪ！
を献することかてきる。
となり装置の小型化、ローコスト化、高信頼性化にＪ！
を献することかてきる。
［実施例］
以下図面を参照して本発明の実施例を詳細に説明する。
第１図は本発明の第１の実施例の構成を示したブロック
図である。４つのＣＰＵか通信によって接続されている
例であるか、双方向通信を行なっているものである。又
第２図は第２の実施例の構成を示したブロック図である
。第１実施例に対してｆ５２実施例では一方向通信を行
なっているものである。
図である。４つのＣＰＵか通信によって接続されている
例であるか、双方向通信を行なっているものである。又
第２図は第２の実施例の構成を示したブロック図である
。第１実施例に対してｆ５２実施例では一方向通信を行
なっているものである。
第１実施例について説明する。
まず電源か投入されるとＣＰＵＩ〜
ＣＰＵ４は各々ブロクラムがスタートし、通信により必
要な情報を交換しはじめる。この場合双方向通信である
ため通信データにより個々のＣＰＵは互いの動作状況を
確認しながら動作をすることかてきる。このとき同時に
ＣＰＵ １は一定周期のパルスをＣＰＵ２へ出力する。
要な情報を交換しはじめる。この場合双方向通信である
ため通信データにより個々のＣＰＵは互いの動作状況を
確認しながら動作をすることかてきる。このとき同時に
ＣＰＵ １は一定周期のパルスをＣＰＵ２へ出力する。
第４図にこの様子を示す。■〜■は第１図のＡ〜Ｅの電
圧である。ＣＰＵ２はその信号をプログラム処理するこ
とにより同波形の信号としてＣＰＵ３へ出力する。ｔｐ
はこのプログラム処理時間である。ＣＰＵ３は同様にパ
ルスをＣＰＵ４へ出力する。ＣＰＵ４は同様にパルス検
出回路へパルスを出力する。いまＣＰＵ２か何らかの理
由で暴走したとする。するとＣＰＵ１から入力されたパ
ルスをＣＰＵ３へ出力してやることかできなくなる。す
るとＣＰＵ４へもパルスは入力されず、パルス検出回路
は所定期間ｔｗパルスが入力されなかった時点でＣＰＵ
１〜ＣＰＵ４へ同時にリセット信号を出力しシステム
全体を初期化して暴走による不具合の発生をその時点で
停止させる。
圧である。ＣＰＵ２はその信号をプログラム処理するこ
とにより同波形の信号としてＣＰＵ３へ出力する。ｔｐ
はこのプログラム処理時間である。ＣＰＵ３は同様にパ
ルスをＣＰＵ４へ出力する。ＣＰＵ４は同様にパルス検
出回路へパルスを出力する。いまＣＰＵ２か何らかの理
由で暴走したとする。するとＣＰＵ１から入力されたパ
ルスをＣＰＵ３へ出力してやることかできなくなる。す
るとＣＰＵ４へもパルスは入力されず、パルス検出回路
は所定期間ｔｗパルスが入力されなかった時点でＣＰＵ
１〜ＣＰＵ４へ同時にリセット信号を出力しシステム
全体を初期化して暴走による不具合の発生をその時点で
停止させる。
次に第２実施例について説明する。
これは一方向通信であり、指令発生源であるＣＰＵＩ
（マスター）はスレーブであるＣＰＵ２、ＣＰＵ３、Ｃ
ＰＵ４の動作状態を把握できない構成である。そのため
電源投入時まず電圧監視回路によりＣＰＵ４ヘリセット
信号を出力し、ＣＰＵ４をスタートさせる。
（マスター）はスレーブであるＣＰＵ２、ＣＰＵ３、Ｃ
ＰＵ４の動作状態を把握できない構成である。そのため
電源投入時まず電圧監視回路によりＣＰＵ４ヘリセット
信号を出力し、ＣＰＵ４をスタートさせる。
第５図に第２図■〜■各点の電圧を示す。
ＣＰＵ４はプログラムかスタートし。
ＣＰＵ３へリセット信号を出力する。以後同様にＩ［ｉ
次ＣＰＵ４〜ＣＰＵ ｌをリセットしていくことによっ
てシステムの初期化が行なわれる。
次ＣＰＵ４〜ＣＰＵ ｌをリセットしていくことによっ
てシステムの初期化が行なわれる。
ＣＰＵ ｌかスタートするとパルスを一定周期てＣＰＵ
２へ出力する。ＣＰＵ２はプログラム処理によって同波
形のパルスをＣＰＵ３へ出力する。同様にパルスはＣＰ
Ｕ３からＣＰＵ４へ送られ、ＣＰＵ４からパルス検出回
路へ送られる。
２へ出力する。ＣＰＵ２はプログラム処理によって同波
形のパルスをＣＰＵ３へ出力する。同様にパルスはＣＰ
Ｕ３からＣＰＵ４へ送られ、ＣＰＵ４からパルス検出回
路へ送られる。
いま何らかの理由てＣＰＵ １〜ＣＰＵ４のいずれかが
暴走し、パルスがパルス検出回路へ入力されなくなった
とする。このとき所定時間パルスか入力されなかった時
点て、パルス検出回路はＣＰＵ４ヘリセット信号を出力
する。以後リセット信号は順次ＣＰＬＪ３→ＣＰＵ２→
ＣＰＵＩへ伝わりシステムは初期化され、暴走は停止す
る。このリセット信号の伝送方法を用いることにより、
マシターＣＰＵ （ＣＰＵＩ）かスタートする時は必ず
スレーブＣＰＵ（ＣＰＵ２〜ＣＰＵ４）かスタートして
マスターからの指令を待機するという構成をとることか
てき、一方向通信を行なっているシステムの初期化を確
実に行なうことかできる。
暴走し、パルスがパルス検出回路へ入力されなくなった
とする。このとき所定時間パルスか入力されなかった時
点て、パルス検出回路はＣＰＵ４ヘリセット信号を出力
する。以後リセット信号は順次ＣＰＬＪ３→ＣＰＵ２→
ＣＰＵＩへ伝わりシステムは初期化され、暴走は停止す
る。このリセット信号の伝送方法を用いることにより、
マシターＣＰＵ （ＣＰＵＩ）かスタートする時は必ず
スレーブＣＰＵ（ＣＰＵ２〜ＣＰＵ４）かスタートして
マスターからの指令を待機するという構成をとることか
てき、一方向通信を行なっているシステムの初期化を確
実に行なうことかできる。
［発明の効果］
以上の様にパルス検出を、接続したＣＰＵにより次々と
行なうことてパルス検出回路を省略することか可能とな
った。
行なうことてパルス検出回路を省略することか可能とな
った。
またスレーブＣＰＵからマスターＣＰＵヘリセット信号
を出力する構成にすることにより、マスターからスレー
ブへの一方向通信を行なっているシステムの初期化を確
実に行なうことができるようになった。
を出力する構成にすることにより、マスターからスレー
ブへの一方向通信を行なっているシステムの初期化を確
実に行なうことができるようになった。
第１図は、第１実施例の構成を示したブロック図、
第２図は、第２実施例の構成を示したブロック図、
第３図は従来のＣＰＵの暴走検出・リセット回路構成を
示した図、 第４図は第１実施例の各点における電圧波形を示した図
、 第５図は、第２実施例の各点における電圧波形を示した
図である。 ＣＰＵ１．ＣＰＵ２、ＣＰＵ３、ＣＰＵ４は、各々マイ
クロコンピュータである。
示した図、 第４図は第１実施例の各点における電圧波形を示した図
、 第５図は、第２実施例の各点における電圧波形を示した
図である。 ＣＰＵ１．ＣＰＵ２、ＣＰＵ３、ＣＰＵ４は、各々マイ
クロコンピュータである。
Claims (2)
- （１）複数のマイクロコンピュータより成る制御装置に
おいて、 上記複数のマイクロコンピュータの内の１つのマイクロ
コンピュータからのパルスを検出し一定期間パルスが検
出されないと上記複数のマイクロコンピュータをリセッ
トする手段を有し、 上記複数のマイクロコンピュータは各々異なるマイクロ
コンピュータにより制御されることを特徴とする制御装
置。 - （２）複数のマイクロコンピュータより成る制御装置に
おいて、 上記複数のマイクロコンピュータが順次異なるマイクロ
コンピュータによりリセットされることを特徴とする制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63225733A JPH0273451A (ja) | 1988-09-08 | 1988-09-08 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63225733A JPH0273451A (ja) | 1988-09-08 | 1988-09-08 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0273451A true JPH0273451A (ja) | 1990-03-13 |
Family
ID=16833976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63225733A Pending JPH0273451A (ja) | 1988-09-08 | 1988-09-08 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0273451A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0455901A (ja) * | 1990-06-26 | 1992-02-24 | Toshiba Corp | 電気機器の運転制御装置 |
| JPH0552945U (ja) * | 1991-12-18 | 1993-07-13 | 日本電気ホームエレクトロニクス株式会社 | 暴走監視装置 |
| JP2010196371A (ja) * | 2009-02-25 | 2010-09-09 | Ieshima Kensetsu Kk | 杭施工機 |
| JP2016224730A (ja) * | 2015-05-29 | 2016-12-28 | キヤノン株式会社 | 電子機器 |
-
1988
- 1988-09-08 JP JP63225733A patent/JPH0273451A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0455901A (ja) * | 1990-06-26 | 1992-02-24 | Toshiba Corp | 電気機器の運転制御装置 |
| JPH0552945U (ja) * | 1991-12-18 | 1993-07-13 | 日本電気ホームエレクトロニクス株式会社 | 暴走監視装置 |
| JP2010196371A (ja) * | 2009-02-25 | 2010-09-09 | Ieshima Kensetsu Kk | 杭施工機 |
| JP2016224730A (ja) * | 2015-05-29 | 2016-12-28 | キヤノン株式会社 | 電子機器 |
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