JP2774595B2 - Ｃｐｕシステムの動作監視装置 - Google Patents
Ｃｐｕシステムの動作監視装置Info
- Publication number
- JP2774595B2 JP2774595B2 JP1214845A JP21484589A JP2774595B2 JP 2774595 B2 JP2774595 B2 JP 2774595B2 JP 1214845 A JP1214845 A JP 1214845A JP 21484589 A JP21484589 A JP 21484589A JP 2774595 B2 JP2774595 B2 JP 2774595B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- cpu
- interface
- predetermined
- timer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はCPU及びインタフェースの異常を的確に検出
できるCPUシステムの動作監視装置に関するものであ
る。
できるCPUシステムの動作監視装置に関するものであ
る。
（従来の技術） 従来の斯種の動作監視装置としては、第２図に示され
るようなものが知られている。第２図において、２はCP
Uを示し、１はROM及びRAMからなる主メモリを示す。31
〜3nはコントローラ等の各種モジュールに接続されるイ
ンタフェースを示す。CPU2と主メモリ１及びインタフェ
ース31〜3nとはバス４により接続されている。インタフ
ェース31〜3nにはこれらを稼働状態におくため、CPU2か
ら信号線41を介してイネーブル信号が与えられる。イン
タフェース31〜3nの１つのインタフェース3nからのびる
複数本の信号線のうちの１本に単安定マルチバイブレー
タ５が接続され、その出力がタイマ６のリセット端子へ
与えられている。タイマ６の出力はCPU2のイニシャライ
ズ端子へ与えられている。
るようなものが知られている。第２図において、２はCP
Uを示し、１はROM及びRAMからなる主メモリを示す。31
〜3nはコントローラ等の各種モジュールに接続されるイ
ンタフェースを示す。CPU2と主メモリ１及びインタフェ
ース31〜3nとはバス４により接続されている。インタフ
ェース31〜3nにはこれらを稼働状態におくため、CPU2か
ら信号線41を介してイネーブル信号が与えられる。イン
タフェース31〜3nの１つのインタフェース3nからのびる
複数本の信号線のうちの１本に単安定マルチバイブレー
タ５が接続され、その出力がタイマ６のリセット端子へ
与えられている。タイマ６の出力はCPU2のイニシャライ
ズ端子へ与えられている。
このような構成において、メモリ１内に記憶されたプ
ログラムの中には装置の機能を実現するためのプログラ
ムに加えて、インターフェイス31〜3n1つに定期的にパ
ルスを出力するプログラムが組み込まれている。CPU2は
主メモリ１内のプログラムに基づいて所定時間Ｔ毎にイ
ンタフェース3nへ所定の出力を与え、単安定マルチバイ
ブレータ５へトリガパルスが定期的に送出されるように
する。一方、タイマ６のタイマ時間は、前記トリガパル
スの出力間隔である所定時間Ｔより長い時間（Ｔ＋△
Ｔ）に設定されており、このタイマ時間をカウントし終
るとアクティブな出力をCPU2へ与える。従って、CPU2が
上記のプログラムに基づき正常な動作を行っている限り
は、タイマ６がカウント終了となる前に単安定マルチバ
イブレータ５へトリガパルスが与えられ単安定マルチバ
イブレータ５からパルスが出力されてタイマ６へ与えら
れるから、CPU2の初期化は起こらない。
ログラムの中には装置の機能を実現するためのプログラ
ムに加えて、インターフェイス31〜3n1つに定期的にパ
ルスを出力するプログラムが組み込まれている。CPU2は
主メモリ１内のプログラムに基づいて所定時間Ｔ毎にイ
ンタフェース3nへ所定の出力を与え、単安定マルチバイ
ブレータ５へトリガパルスが定期的に送出されるように
する。一方、タイマ６のタイマ時間は、前記トリガパル
スの出力間隔である所定時間Ｔより長い時間（Ｔ＋△
Ｔ）に設定されており、このタイマ時間をカウントし終
るとアクティブな出力をCPU2へ与える。従って、CPU2が
上記のプログラムに基づき正常な動作を行っている限り
は、タイマ６がカウント終了となる前に単安定マルチバ
イブレータ５へトリガパルスが与えられ単安定マルチバ
イブレータ５からパルスが出力されてタイマ６へ与えら
れるから、CPU2の初期化は起こらない。
一方、CPU2が暴走すると、単安定マルチバイブレータ
５にトリガパルスが送出されないために、単安定マルチ
バイブレータからタイマ６へパルスが出力されず、タイ
マ６が設定時間を越えてカウントを終了してCPU2の初期
化を行う。
５にトリガパルスが送出されないために、単安定マルチ
バイブレータからタイマ６へパルスが出力されず、タイ
マ６が設定時間を越えてカウントを終了してCPU2の初期
化を行う。
このようなシステムは、CPU2の暴走とインタフェース
3nの障害発生に対する対策となっても、複数設けられて
いるインタフェース31〜3n-1の個々の障害発生に対する
対策を持っておらず、システムの信頼性に欠けるという
問題点が生じていた。
3nの障害発生に対する対策となっても、複数設けられて
いるインタフェース31〜3n-1の個々の障害発生に対する
対策を持っておらず、システムの信頼性に欠けるという
問題点が生じていた。
（発明が解決しようとする課題） 上記のように従来のCPUシステムの動作監視装置で
は、CPUからの所定出力を複数あるインタフェースのう
ちの１つへ所定時間毎に与えて、このインタフェースへ
所定時間毎に上記所定出力があることを検出されてウオ
ッチドッグタイマを機能させていたため、これに使用さ
れないインタフェースの障害に対処することができず、
システムの信頼性に欠けるという問題点が生じていた。
は、CPUからの所定出力を複数あるインタフェースのう
ちの１つへ所定時間毎に与えて、このインタフェースへ
所定時間毎に上記所定出力があることを検出されてウオ
ッチドッグタイマを機能させていたため、これに使用さ
れないインタフェースの障害に対処することができず、
システムの信頼性に欠けるという問題点が生じていた。
本発明はこのような従来のCPUシステムの動作監視装
置の問題点を解決せんとしてなされたもので、その目的
はCPUと複数のインタフェースとのいずれの障害に対し
ても対処することができ、システムの信頼性を向上させ
得るCPUシステムの動作監視装置を提供することであ
る。
置の問題点を解決せんとしてなされたもので、その目的
はCPUと複数のインタフェースとのいずれの障害に対し
ても対処することができ、システムの信頼性を向上させ
得るCPUシステムの動作監視装置を提供することであ
る。
［発明の構成］ （課題を解決するための手段） 本発明では、プログラムに基づき動作するCPUと、こ
のCPUの出力を他のモジュールへ送出する複数のインタ
フェースとを備えたCPUシステムの動作監視装置におい
て、 前記インタフェースのうちの所定のインタフェースに
与えられる前記CPUの所定出力に基づき前記所定時間以
内の周期でリセットパルスを出力するリセットパルス出
力部と、 前記所定のインタフェース以外のインタフェースのう
ち少なくとも一つに与えられる前記所定出力時の出力が
所期のものか否かを検出する検出部と、 この検出部の検出出力に基づき前記リセットパルス出
力部の出力の通過制御をするゲート部と、 このゲート部を介して所定時間以上リセットパルスが
与えられぬ場合に前記CPUへ初期化信号を送出するタイ
マと、を具備させてCPUシステムの動作監視装置を構成
した。
のCPUの出力を他のモジュールへ送出する複数のインタ
フェースとを備えたCPUシステムの動作監視装置におい
て、 前記インタフェースのうちの所定のインタフェースに
与えられる前記CPUの所定出力に基づき前記所定時間以
内の周期でリセットパルスを出力するリセットパルス出
力部と、 前記所定のインタフェース以外のインタフェースのう
ち少なくとも一つに与えられる前記所定出力時の出力が
所期のものか否かを検出する検出部と、 この検出部の検出出力に基づき前記リセットパルス出
力部の出力の通過制御をするゲート部と、 このゲート部を介して所定時間以上リセットパルスが
与えられぬ場合に前記CPUへ初期化信号を送出するタイ
マと、を具備させてCPUシステムの動作監視装置を構成
した。
（作用） 上記構成によると、検出部が所定のインタフェース以
外のインタフェースのうち少なくとも一つに所期の出力
が与えられないことを検出した場合に、タイマへのリセ
ットパルスをゲート部で禁止するようにでき、これによ
ってCPUへ初期化信号が与えられる初期化が生じること
になる。
外のインタフェースのうち少なくとも一つに所期の出力
が与えられないことを検出した場合に、タイマへのリセ
ットパルスをゲート部で禁止するようにでき、これによ
ってCPUへ初期化信号が与えられる初期化が生じること
になる。
（実施例） 以下、図面を参照して本発明の一実施例を説明する。
第１図は本発明の一実施例のブロック図である。同図に
おいて、第２図と同一構成要素には同一の符号を付す。
第１図は本発明の一実施例のブロック図である。同図に
おいて、第２図と同一構成要素には同一の符号を付す。
第１図において、２は所定の装置やシステムを統括制
御するCPUを示し、１はROM及びRAMからなる主メモリを
示す。31〜3nは表示装置、入出力装置等に対するコント
ローラ等の各種モジュールに接続されるインタフェース
を示す。CPU2と主メモリ１及びインタフェース31〜3nと
はバス４により接続されている。インタフェース31〜3n
にはこれらを稼働状態におくため、CPU2から信号線41を
介してイネーブル信号が与えられる。そして、この実施
例ではインタフェース31〜3n-1の所定の出力端子の出力
信号が夫々、オアゲート８へ導びかれている。この信号
が導出される各信号線にプルアップ抵抗７を介して＋Vc
cが与えられている。オアゲート８の出力がアンドゲー
ト９の負（マイナス）アクティブ側の入力端子へ与えら
れている。インタフェース3nから延びる複数本の信号線
のうちの１本に単安定マルチバイブレータ５が接続さ
れ、この単安定マルチバイブレータ５の出力がアンドゲ
ート９の正（プラス）アクティブ側の入力端子へ与えら
れている。アンドゲート９の出力がタイマ６のリセット
端子へ導びかれている。
御するCPUを示し、１はROM及びRAMからなる主メモリを
示す。31〜3nは表示装置、入出力装置等に対するコント
ローラ等の各種モジュールに接続されるインタフェース
を示す。CPU2と主メモリ１及びインタフェース31〜3nと
はバス４により接続されている。インタフェース31〜3n
にはこれらを稼働状態におくため、CPU2から信号線41を
介してイネーブル信号が与えられる。そして、この実施
例ではインタフェース31〜3n-1の所定の出力端子の出力
信号が夫々、オアゲート８へ導びかれている。この信号
が導出される各信号線にプルアップ抵抗７を介して＋Vc
cが与えられている。オアゲート８の出力がアンドゲー
ト９の負（マイナス）アクティブ側の入力端子へ与えら
れている。インタフェース3nから延びる複数本の信号線
のうちの１本に単安定マルチバイブレータ５が接続さ
れ、この単安定マルチバイブレータ５の出力がアンドゲ
ート９の正（プラス）アクティブ側の入力端子へ与えら
れている。アンドゲート９の出力がタイマ６のリセット
端子へ導びかれている。
一方、主メモリ１内にはCPU2が統括制御を行っている
装置の機能を実現するためのプログラムに加えて、所定
時間Ｔ毎にインタフェース3nへ所定の出力を与ることに
より、インタフェース3nから単安定マルチバイブレータ
５へトリガパルスが送出されるようにするプログラムが
格納されている。また主メモリ１には、上記所定の出力
のタイミング（所定時間Ｔ毎に）で、インタフェース31
〜3n-1へ所期の出力を与えるプログラムが格納されてい
る。この所期の出力を与えられると、インタフェース31
〜3n-1から「０」（Ｌレベル）が出力され、所期の出力
が与えられていないときは１（Ｈレベル）を出力する。
装置の機能を実現するためのプログラムに加えて、所定
時間Ｔ毎にインタフェース3nへ所定の出力を与ることに
より、インタフェース3nから単安定マルチバイブレータ
５へトリガパルスが送出されるようにするプログラムが
格納されている。また主メモリ１には、上記所定の出力
のタイミング（所定時間Ｔ毎に）で、インタフェース31
〜3n-1へ所期の出力を与えるプログラムが格納されてい
る。この所期の出力を与えられると、インタフェース31
〜3n-1から「０」（Ｌレベル）が出力され、所期の出力
が与えられていないときは１（Ｈレベル）を出力する。
このようなプログラムが主メモリ１内に格納されてい
る結果、CPU2が当該プログラムに基づき正常に動作し、
かつ、インタフェース31〜3nが正常であれば、所定時間
Ｔ毎にインタフェース31〜3nにそれぞれ所期の出力が与
えられる。すると、インタフェース31〜3n-1からオアゲ
ート８へ到る信号線には「０」が、インタフェース3nか
らはトリガパルスが出力される。この結果、プルアップ
抵抗７を介して与えられる電圧＋Vccはインタフェース3
1〜3n-1側へ与えられて、オアゲート８の入力は全てＬ
レベルとなり、その出力もＬレベルとなるからアンドゲ
ート９は解除状態となる。一方、トリガパルスを与えら
れた単安定マルチバイブレータ５は、リセットパルスを
発生させる。従って、リセットパルスが時間Ｔ毎にアン
ドゲート９を介してタイマ６へ与えられるから、タイマ
６は初期化信号を出力することなく、システムにおいて
は適当な動作が続く。
る結果、CPU2が当該プログラムに基づき正常に動作し、
かつ、インタフェース31〜3nが正常であれば、所定時間
Ｔ毎にインタフェース31〜3nにそれぞれ所期の出力が与
えられる。すると、インタフェース31〜3n-1からオアゲ
ート８へ到る信号線には「０」が、インタフェース3nか
らはトリガパルスが出力される。この結果、プルアップ
抵抗７を介して与えられる電圧＋Vccはインタフェース3
1〜3n-1側へ与えられて、オアゲート８の入力は全てＬ
レベルとなり、その出力もＬレベルとなるからアンドゲ
ート９は解除状態となる。一方、トリガパルスを与えら
れた単安定マルチバイブレータ５は、リセットパルスを
発生させる。従って、リセットパルスが時間Ｔ毎にアン
ドゲート９を介してタイマ６へ与えられるから、タイマ
６は初期化信号を出力することなく、システムにおいて
は適当な動作が続く。
一方、CPU2が暴走して所定時間Ｔ毎にインタフェース
3nへ所期の出力を与えなくなったとき、または、インタ
フェース3nが故障したときには、所定時間Ｔの間には単
安定マルチバイブレータ５へトリガパルスが与えられな
いことになり、タイマ６へリセットパルスが与えられな
くなる。従って、このときタイマ６がタイムアップして
CPU2へ初期化信号をCPU2へ与え、初期化という対策がと
られる。
3nへ所期の出力を与えなくなったとき、または、インタ
フェース3nが故障したときには、所定時間Ｔの間には単
安定マルチバイブレータ５へトリガパルスが与えられな
いことになり、タイマ６へリセットパルスが与えられな
くなる。従って、このときタイマ６がタイムアップして
CPU2へ初期化信号をCPU2へ与え、初期化という対策がと
られる。
更に、CPU2が故障によりインタフェース31〜3n-1のい
ずれかに所期の出力を与えなくなったとき、または、イ
ンタフェース31〜3n-1のいずれかに故障が生じた場合に
は、該当いずれかのインタフェースから時間Ｔ毎には
「０」が出力されなくなる。これにより、プルアップ抵
抗７を介して与える電圧＋Vccのため、オアゲート８の
対応入力端子へＨレベルの信号が与えられる。この結
果、オアゲートの出力はＨレベルとなり、このＨレベル
の信号がアンドゲート９の負アクティブの入力端子へ与
えられるから、アンドゲート９が禁止状態となり、単安
定マルチバイブレータ５の出力のいかんにかかわらず、
タイマ６へ時間Ｔ毎にリセットパルスが与えられなくな
る。従って、この場合にもCPU2の初期化が行われる。
ずれかに所期の出力を与えなくなったとき、または、イ
ンタフェース31〜3n-1のいずれかに故障が生じた場合に
は、該当いずれかのインタフェースから時間Ｔ毎には
「０」が出力されなくなる。これにより、プルアップ抵
抗７を介して与える電圧＋Vccのため、オアゲート８の
対応入力端子へＨレベルの信号が与えられる。この結
果、オアゲートの出力はＨレベルとなり、このＨレベル
の信号がアンドゲート９の負アクティブの入力端子へ与
えられるから、アンドゲート９が禁止状態となり、単安
定マルチバイブレータ５の出力のいかんにかかわらず、
タイマ６へ時間Ｔ毎にリセットパルスが与えられなくな
る。従って、この場合にもCPU2の初期化が行われる。
なお、CPU2が初期化信号を受け取った後の動作は、プ
ログラム・データの退避や警報の発生等の公知の動作と
する。また、上記実施例では、インタフェース31〜3nか
ら１ビットの「０」「１」やパルスを出力させたが、２
ビット以上を用いてもよいし、他の信号を出力させても
よい。
ログラム・データの退避や警報の発生等の公知の動作と
する。また、上記実施例では、インタフェース31〜3nか
ら１ビットの「０」「１」やパルスを出力させたが、２
ビット以上を用いてもよいし、他の信号を出力させても
よい。
［発明の効果］ 以上説明したように本発明によれば、所定インタフェ
ース以外のインタフェースの少なくとも一つに所期の出
力が与えられないことを検出した場合に、タイマへのリ
セットパルスをゲート部で禁止するようにでき、CPU及
び所定インタフェースの故障のみならず、所定インタフ
ェース以外のインタフェースの故障を検出して対処で
き、システムの信頼性を向上させ得るという効果があ
る。
ース以外のインタフェースの少なくとも一つに所期の出
力が与えられないことを検出した場合に、タイマへのリ
セットパルスをゲート部で禁止するようにでき、CPU及
び所定インタフェースの故障のみならず、所定インタフ
ェース以外のインタフェースの故障を検出して対処で
き、システムの信頼性を向上させ得るという効果があ
る。
第１図は本発明の一実施例のブロック図、第２図は従来
のCPUシステムの動作監視装置のブロック図である。 １……主メモリ ２……CPU 31〜3n……インタフェース ４……バス ５……単安定マルチバイブレータ ６……タイマ 71〜7n-1……プルアップ抵抗 ８……オアゲート ９……アンドゲート
のCPUシステムの動作監視装置のブロック図である。 １……主メモリ ２……CPU 31〜3n……インタフェース ４……バス ５……単安定マルチバイブレータ ６……タイマ 71〜7n-1……プルアップ抵抗 ８……オアゲート ９……アンドゲート
Claims (1)
- 【請求項１】プログラムに基づき動作するCPUと、このC
PUの出力を他のモジュールへ送出する複数のインタフェ
ースとを備えたCPUシステムの動作監視装置において、 前記インタフェースのうちの所定のインタフェースに与
えられる前記CPUの所定出力に基づき前記所定時間以内
の周期でリセットパルスを出力するリセットパルス出力
部と、 前記所定のインタフェース以外のインタフェースのうち
少なくとも一つに与えられる前記所定出力時の出力が所
期のものか否かを検出する検出部と、 この検出部の検出出力に基づき前記リセットパルス出力
部の出力の通過制御をするゲート部と、 このゲート部を介して所定時間以上リセットパルスが与
えられぬ場合に前記CPUへ初期化信号を送出するタイマ
とを具備したことを特徴とするCPUシステムの動作監視
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1214845A JP2774595B2 (ja) | 1989-08-23 | 1989-08-23 | Ｃｐｕシステムの動作監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1214845A JP2774595B2 (ja) | 1989-08-23 | 1989-08-23 | Ｃｐｕシステムの動作監視装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0378840A JPH0378840A (ja) | 1991-04-04 |
| JP2774595B2 true JP2774595B2 (ja) | 1998-07-09 |
Family
ID=16662498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1214845A Expired - Lifetime JP2774595B2 (ja) | 1989-08-23 | 1989-08-23 | Ｃｐｕシステムの動作監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2774595B2 (ja) |
-
1989
- 1989-08-23 JP JP1214845A patent/JP2774595B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0378840A (ja) | 1991-04-04 |
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