JP2725680B2 - バス異常検出回路 - Google Patents
バス異常検出回路Info
- Publication number
- JP2725680B2 JP2725680B2 JP1041227A JP4122789A JP2725680B2 JP 2725680 B2 JP2725680 B2 JP 2725680B2 JP 1041227 A JP1041227 A JP 1041227A JP 4122789 A JP4122789 A JP 4122789A JP 2725680 B2 JP2725680 B2 JP 2725680B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- bus
- detection circuit
- change
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 ［概要］ バスラインで接続される情報処理装置におけるバス異
常検出回路に関し、 複数のバスライン上のエラーを同時に検出することが
できるバス異常検出回路を提供することを目的とし、 プロセッサとプロセッサが接続されるバスラインを有
する情報処理装置において、前記バスラインごとに設け
られバスライン上の信号の変化を検出する変化検出回路
と、該変化検出回路の各出力が入力するオア回路と、該
オア回路の出力と前記バスライン上の信号が確定してい
ることを保証する信号が入力するアンド回路と、により
構成した。
常検出回路に関し、 複数のバスライン上のエラーを同時に検出することが
できるバス異常検出回路を提供することを目的とし、 プロセッサとプロセッサが接続されるバスラインを有
する情報処理装置において、前記バスラインごとに設け
られバスライン上の信号の変化を検出する変化検出回路
と、該変化検出回路の各出力が入力するオア回路と、該
オア回路の出力と前記バスライン上の信号が確定してい
ることを保証する信号が入力するアンド回路と、により
構成した。
［産業上の利用分野］ 本発明は、バスラインで接続される情報処理装置にお
けるバス異常検出回路に関する。
けるバス異常検出回路に関する。
従来、アドレスバスの異常の検出は、パリティチェッ
クにより行うのが一般的である。しかしながら、パリテ
ィチェックではアドレスバスの異常検出能力に制限があ
り、ノイズなどにより複数のアドレスバス上の信号が同
時に変化を受ける場合には、これらのエラーを同時に検
出することができず、エラー検出手段としては不十分な
点があった。
クにより行うのが一般的である。しかしながら、パリテ
ィチェックではアドレスバスの異常検出能力に制限があ
り、ノイズなどにより複数のアドレスバス上の信号が同
時に変化を受ける場合には、これらのエラーを同時に検
出することができず、エラー検出手段としては不十分な
点があった。
ノイズなどによってアドレスバスの情報に誤りが生じ
ると、システムの異常が生じる原因にもなるので、バス
ラインの異常を検出することが必要になる。
ると、システムの異常が生じる原因にもなるので、バス
ラインの異常を検出することが必要になる。
［従来の技術］ 従来では、バスの異常に対して有効な対策が少なく、
第12図に示すように、パリティチェックにより行うのが
一般的であった。
第12図に示すように、パリティチェックにより行うのが
一般的であった。
第12図において、１はプロセッサ、２はメモリ、３は
プロセッサ１とメモリ２を接続するバスラインである。
バスライン３にはパリティチェック回路４が設けられ、
このパリティチェック回路４によりバスライン３上のデ
ータのチェックを行っていた。
プロセッサ１とメモリ２を接続するバスラインである。
バスライン３にはパリティチェック回路４が設けられ、
このパリティチェック回路４によりバスライン３上のデ
ータのチェックを行っていた。
［発明が解決しようとする課題］ しかしながら、このような従来のパリティチェックで
はエラーの検出能力に制限があり、例えば１ビットのパ
リティを付加した場合では高々１ビットの誤りしか検出
することができなかった。このため、ノイズなどによっ
て複数のバス上の信号が同時に２つ以上変化を有してい
る場合には、これらのエラーを同時に検出することがで
きず、装置の信頼性が低下することに問題点があった。
はエラーの検出能力に制限があり、例えば１ビットのパ
リティを付加した場合では高々１ビットの誤りしか検出
することができなかった。このため、ノイズなどによっ
て複数のバス上の信号が同時に２つ以上変化を有してい
る場合には、これらのエラーを同時に検出することがで
きず、装置の信頼性が低下することに問題点があった。
本発明は、このような従来の問題点に鑑みてなされた
ものであって、複数のバスライン上のエラーを同時に検
出することができるバス異常検出回路を提供することを
目的としている。
ものであって、複数のバスライン上のエラーを同時に検
出することができるバス異常検出回路を提供することを
目的としている。
［課題を解決するための手段］ 第１図は本発明の基本構成図である。
第１図において、11はプロセッサ、14はプロセッサ11
が接続されるバスライン、17は前記バスライン14ごとに
設けられたバスライン14上の信号の変化を検出する変化
検出回路、24は該変化検出回路17の各出力が入力するオ
ア回路、25は該オア回路24の出力と前記バスライン14の
信号が確定していることを保証する信号Ａが入力するア
ンド回路である。
が接続されるバスライン、17は前記バスライン14ごとに
設けられたバスライン14上の信号の変化を検出する変化
検出回路、24は該変化検出回路17の各出力が入力するオ
ア回路、25は該オア回路24の出力と前記バスライン14の
信号が確定していることを保証する信号Ａが入力するア
ンド回路である。
［作用］ 本発明においては、バスライン上の信号が確定してい
ることを保証する信号が出力されている時間内におい
て、複数のバスライン上においてノイズなどにより信号
が変化したときは、これらの信号の変化は変化検出回路
により検出される。
ることを保証する信号が出力されている時間内におい
て、複数のバスライン上においてノイズなどにより信号
が変化したときは、これらの信号の変化は変化検出回路
により検出される。
したがって、複数のバスライン上におけるエラーの発
生を同時に検出することができる。すなわち、ノイズな
どによりバスの異常を確実に検知することができる。そ
の結果、装置の信頼性を向上させることができる。
生を同時に検出することができる。すなわち、ノイズな
どによりバスの異常を確実に検知することができる。そ
の結果、装置の信頼性を向上させることができる。
［実施例］ 以下、本発明の実施例を図面に基づいて説明する。
第２図〜第10図は本発明の一実施例を示す図である。
まず、構成を説明すると、第３図において、11はプロ
セッサ、12はメモリ、13は入出力装置である。プロセッ
サ11とメモリ12およびメモリ12と入出力装置13はアドレ
スバス14A,14B、データバス14C,14Dおよび制御バス15A,
15Bによりそれぞれ接続されている。
セッサ、12はメモリ、13は入出力装置である。プロセッ
サ11とメモリ12およびメモリ12と入出力装置13はアドレ
スバス14A,14B、データバス14C,14Dおよび制御バス15A,
15Bによりそれぞれ接続されている。
プロセッサ11はアドレスバス14Aを介してアドレス
を、データバス14Cを介してデータを、制御バス15Aを介
して各種のステータス情報を出力している。これらのス
テータス情報のうち、アドレスバス14A,14Bおよびデー
タバス14C,14D上の信号が確定していることを保証する
信号をここでは信号Ａという。
を、データバス14Cを介してデータを、制御バス15Aを介
して各種のステータス情報を出力している。これらのス
テータス情報のうち、アドレスバス14A,14Bおよびデー
タバス14C,14D上の信号が確定していることを保証する
信号をここでは信号Ａという。
この信号Ａは、プロセッサ11に限らず、他の制御装置
が出す信号であっても良い。
が出す信号であっても良い。
次に、第２図において、アドレスバス14Aのそれぞれ
には検出信号線16がそれぞれ接続され、検出信号線16に
は変化検出回路17がそれぞれ設けられている。変化検出
回路17はアドレスバス14A上の信号の変化を検出するも
ので、例えば、第４図に示すように、微分回路18、絶対
値回路19および立ち上がりトリガ型フリップフロップ20
で構成されるか、または第６図に示すように、立ち上が
りトリガ型フリップフロップ21,立ち下がりトリガ型フ
リップフロップ22およびオア回路23で構成されている。
第４図の変化検出回路17の出力波形を第５図に、第６図
の変化回路回路17の出力波形を第７図に、それぞれ示
す。第２図中、24は変化検出回路17の各出力が入力する
オア回路、25はオア回路24の出力と前記信号Ａが入力す
るアンド回路である。信号ＡがＨレベルである期間は、
アドレスバス14A上の信号が確定しているので、変化検
出回路17で信号の変化を検出した場合には、ノイズなど
によって信号が不当に変化したことを検出したことにな
る。
には検出信号線16がそれぞれ接続され、検出信号線16に
は変化検出回路17がそれぞれ設けられている。変化検出
回路17はアドレスバス14A上の信号の変化を検出するも
ので、例えば、第４図に示すように、微分回路18、絶対
値回路19および立ち上がりトリガ型フリップフロップ20
で構成されるか、または第６図に示すように、立ち上が
りトリガ型フリップフロップ21,立ち下がりトリガ型フ
リップフロップ22およびオア回路23で構成されている。
第４図の変化検出回路17の出力波形を第５図に、第６図
の変化回路回路17の出力波形を第７図に、それぞれ示
す。第２図中、24は変化検出回路17の各出力が入力する
オア回路、25はオア回路24の出力と前記信号Ａが入力す
るアンド回路である。信号ＡがＨレベルである期間は、
アドレスバス14A上の信号が確定しているので、変化検
出回路17で信号の変化を検出した場合には、ノイズなど
によって信号が不当に変化したことを検出したことにな
る。
なお、検出の対象となるバスはアドレスバス14Aに限
らず、他のアドレスバス14B、またはデータバス14C,14D
でも良い。26はバス異常検出回路を示している。
らず、他のアドレスバス14B、またはデータバス14C,14D
でも良い。26はバス異常検出回路を示している。
次に、動作を説明する。
今、第８図に示すように、信号ＡがＨレベルである時
間内に、アドレスバス14A上において信号にノイズによ
る変化ａとショートなどによる変化ｂが生じたとする。
間内に、アドレスバス14A上において信号にノイズによ
る変化ａとショートなどによる変化ｂが生じたとする。
ノイズによる変化ａは、第４図の変化検出回路17では
第９図に示すように検出される。
第９図に示すように検出される。
第９図中、（Ａ）は微分回路18の出力を、（Ｂ）は絶
対値回路19の出力を、（Ｃ）はフリップフロップ20の出
力を、それぞれ示す。
対値回路19の出力を、（Ｃ）はフリップフロップ20の出
力を、それぞれ示す。
また、ショートなどによる変化ｂは、第６図の変化検
出回路17では第10図に示すように検出される。第10図中
（Ａ）はショートによる変化を、（Ｂ）はフリップフロ
ップ21の出力を、（Ｃ）はフリップフロップ22の出力
を、（Ｄ）はオア回路23の出力を、それぞれ示す。
出回路17では第10図に示すように検出される。第10図中
（Ａ）はショートによる変化を、（Ｂ）はフリップフロ
ップ21の出力を、（Ｃ）はフリップフロップ22の出力
を、（Ｄ）はオア回路23の出力を、それぞれ示す。
このような変化検出回路17からの検出信号は、オア回
路24を介してアンド回路25に入力し、一方、アンド回路
25には信号Ａが入力しているので、アンド回路25はエラ
ー信号を出力する。
路24を介してアンド回路25に入力し、一方、アンド回路
25には信号Ａが入力しているので、アンド回路25はエラ
ー信号を出力する。
このように、ノイズなどにより複数のバスライン上で
同時にエラーが生じたときは、これらのエラーを確実に
検出することができる。その結果、システムの信頼性を
向上させることができる。
同時にエラーが生じたときは、これらのエラーを確実に
検出することができる。その結果、システムの信頼性を
向上させることができる。
次に、第11図は本発明の他の実施例を実施例す図であ
る。
る。
第11図において、アドレスバス14Aには検出信号線16
がそれぞれ接続され、各検出信号線16には前記信号Ａが
Ｈレベルのとき閉じるスイッチ27がそれぞれ設けられて
いる。
がそれぞれ接続され、各検出信号線16には前記信号Ａが
Ｈレベルのとき閉じるスイッチ27がそれぞれ設けられて
いる。
したがって、信号Ａが有効である時間内にアドレスバ
ス14A上の信号がノイズなどによって変化したときは、
変化検出回路17で検出され、オア回路24を介してエラー
信号として出力される。
ス14A上の信号がノイズなどによって変化したときは、
変化検出回路17で検出され、オア回路24を介してエラー
信号として出力される。
この例では、前記実施例で設けたアンド回路25は不要
となる。また、スイッチ27の代りに論理回路を用いても
よい。なお、その他の構成および作用効果は、前記実施
例と同様である。
となる。また、スイッチ27の代りに論理回路を用いても
よい。なお、その他の構成および作用効果は、前記実施
例と同様である。
［発明の効果］ 以上説明してきたように、バスライン上の信号が確定
していることを保証する信号が出力されている時間内に
バスライン上の信号がノイズなどにより変化したとき
は、これらを変化検出回路で検出するようにしたため、
バスラインの異常を確実に検出することができ、その結
果、装置の信頼性を向上させることができる。
していることを保証する信号が出力されている時間内に
バスライン上の信号がノイズなどにより変化したとき
は、これらを変化検出回路で検出するようにしたため、
バスラインの異常を確実に検出することができ、その結
果、装置の信頼性を向上させることができる。
第１図は本発明の基本構成図、 第２図は本発明の一実施例を示す図、 第３図は全体構成図、 第４図は変化検出回路の一例を示す図、 第５図は変化検出回路の出力を示す図、 第６図は変化検出回路の他の例を示す図、 第７図は変化検出回路の出力を示す図、 第８図は信号の変化の説明図、 第９図はノイズによる変化検出の説明図、 第10図はショートなどによる変化検出の説明図、 第11図は本発明の他の実施例を示す図、 第12図は従来例の説明図である。 図中、 11:プロセッサ、 12:メモリ、 13:入出力装置、 14:バスライン、 14A,14B:アドレスバス、 14C,14D:データバス、 15A,15B:制御バス、 16:検出信号線、 17:変化検出回路、 18:微分回路、 19:絶対値回路、 20〜22:フリップフロップ、 23,24:オア回路、 25:アンド回路、 26:バス異常検出回路、 27:スイッチ。
Claims (2)
- 【請求項１】プロセッサ（11）とプロセッサ（11）が接
続されるバスライン（14）を有する情報処理装置におい
て、前記バスライン（14）ごとに設けられバスライン
（14）上の信号の変化を検出する変化検出回路（17）
と、該変化検出回路（17）の各出力が入力するオア回路
（24）と、該オア回路（24）の出力と前記バスライン
（14）上の信号が確定していることを保証する信号Ａが
入力するアンド回路（25）と、を備えたことを特徴とす
るバス異常検出回路。 - 【請求項２】プロセッサ（11）とプロセッサ（11）が接
続されるバスライン（14）を有する情報処理装置におい
て、前記バスライン上の信号が確定していることを保証
する信号Ａにより導通するスイッチ（27）または論理回
路と、前記バスライン（14）上の信号の変化をバスライ
ン（14）毎に検出する変化検出回路（17）と、該変化検
出回路（17）の出力が入力するオア回路（24）と、を備
えたことを特徴とするバス異常検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1041227A JP2725680B2 (ja) | 1989-02-20 | 1989-02-20 | バス異常検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1041227A JP2725680B2 (ja) | 1989-02-20 | 1989-02-20 | バス異常検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02219150A JPH02219150A (ja) | 1990-08-31 |
| JP2725680B2 true JP2725680B2 (ja) | 1998-03-11 |
Family
ID=12602526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1041227A Expired - Fee Related JP2725680B2 (ja) | 1989-02-20 | 1989-02-20 | バス異常検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2725680B2 (ja) |
-
1989
- 1989-02-20 JP JP1041227A patent/JP2725680B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02219150A (ja) | 1990-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6280733A (ja) | 情報処理装置 | |
| JP2725680B2 (ja) | バス異常検出回路 | |
| JPH0354652A (ja) | 入出力ポートの障害きりわけ方法 | |
| JPS62293441A (ja) | デ−タ出力方式 | |
| JP2640139B2 (ja) | メモリカード | |
| JPH0441381B2 (ja) | ||
| JPH0823834B2 (ja) | マイクロコンピュータ | |
| JPS5816487B2 (ja) | コンピユ−タシステムにおける多重選択検出装置 | |
| JPH02297650A (ja) | 受信装置 | |
| JPH03126149A (ja) | バスシステム診断方式 | |
| JPH0377546B2 (ja) | ||
| JPH04264949A (ja) | バスファイト検出回路 | |
| JPH052254U (ja) | マイクロプロセツサ装置 | |
| JPH02105228A (ja) | マイクロプロセッサの動作確認方式 | |
| JPS6011904A (ja) | ２値信号処理方式 | |
| JPH02146643A (ja) | 記憶装置 | |
| JPH033020A (ja) | 制御線瞬断認識防止回路 | |
| JPH0660922B2 (ja) | エンコ−ダの断線検出装置 | |
| JPS63292342A (ja) | エラ−検出回路 | |
| JPH06161794A (ja) | コンピュータシステムの誤動作防止方式 | |
| JPS6386329A (ja) | リレ−動作異常検出装置 | |
| JPS5917465B2 (ja) | チエツク装置 | |
| JPH01207834A (ja) | データ処理装置 | |
| JPH0253169A (ja) | マルチマイクロプロセッサシステムの故障検知装置 | |
| JPH052255U (ja) | マイクロプロセツサ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |