JPS63292342A - エラ−検出回路 - Google Patents
エラ−検出回路Info
- Publication number
- JPS63292342A JPS63292342A JP62130152A JP13015287A JPS63292342A JP S63292342 A JPS63292342 A JP S63292342A JP 62130152 A JP62130152 A JP 62130152A JP 13015287 A JP13015287 A JP 13015287A JP S63292342 A JPS63292342 A JP S63292342A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- error
- input
- allowable time
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 20
- 238000010586 diagram Methods 0.000 description 6
- 230000005856 abnormality Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はエラー検出回路に関し、特に論理装置の動作異
常時、つまり入出力端子の状態が正常時にはとりえない
状態又は正常時に取りうる状態であっても許容時間を超
えたことを検出するエラー検出回路に関する。
常時、つまり入出力端子の状態が正常時にはとりえない
状態又は正常時に取りうる状態であっても許容時間を超
えたことを検出するエラー検出回路に関する。
従来、この種の論理装置の制御信号のエラー検出は、い
わゆる１／ｎチエツク、イリーガルコード検出等が行な
われていた。
わゆる１／ｎチエツク、イリーガルコード検出等が行な
われていた。
上述した従来のエラー検出回路は、制御信号内の一部を
チェックするだけであり、エラーの検出が遅れてエラー
の他への波及を招きシステム全体へ大きい影響を及ぼす
ことがあるという欠点があった。
チェックするだけであり、エラーの検出が遅れてエラー
の他への波及を招きシステム全体へ大きい影響を及ぼす
ことがあるという欠点があった。
本発明のエラー検出回路は、制御信号を含む論理装置の
ユニットの入出力端子をアドレスとして。
ユニットの入出力端子をアドレスとして。
決められた時間毎に内容が読み出されるメモリと、この
メモリの内容に前記入出力端子のとりうる状態に応じた
チェックビットと、とりうる状態の許容時間範囲を示す
複数の許容時間ビットと、前記メモリの前記チェックビ
ット及び許容時間範囲によりエラーを検出する検出手段
とを備えている。
メモリの内容に前記入出力端子のとりうる状態に応じた
チェックビットと、とりうる状態の許容時間範囲を示す
複数の許容時間ビットと、前記メモリの前記チェックビ
ット及び許容時間範囲によりエラーを検出する検出手段
とを備えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図におけるメモリの内容とエラー検出回路の詳細例
を示す図、第３図は第１図における主要部のタイミング
図である。
第１図におけるメモリの内容とエラー検出回路の詳細例
を示す図、第３図は第１図における主要部のタイミング
図である。
第１図、第２図において、ｌは論理装置、２０〜２Ｎは
論理装置１の入出力信号、３は読出し専用メモリ、４ｃ
は読出し専用メモリ３の内容であり入出力信号２０〜２
Ｎの状態に依存して予め書き込まれているチェックビッ
ト５は入出力信号２０〜２Ｎの変化検出回路、６はこの
出力の変化検出信号、７はエラー検出回路、７ｃはカウ
ンタ、８はエラー報告線である。
論理装置１の入出力信号、３は読出し専用メモリ、４ｃ
は読出し専用メモリ３の内容であり入出力信号２０〜２
Ｎの状態に依存して予め書き込まれているチェックビッ
ト５は入出力信号２０〜２Ｎの変化検出回路、６はこの
出力の変化検出信号、７はエラー検出回路、７ｃはカウ
ンタ、８はエラー報告線である。
続いて本実施例の動作について第３図を併用して説明す
る０例えば論理装置１としてはボードのような論理ユニ
ットを想定し、入出力信号２０〜２Ｎは制御信号とする
。第３図のタイミングにおいて制御信号２０を他装置ア
クセス信号、２１をこの応答信号と仮定する。この時第
３図に示す状態■はアクセスが発生しない時であり、異
常ではないために第２図に示すようにチェックピッ１〜
４０は“１”である、しかしこの時間が許容時間Ｔ＾以
上続（と異常というように予め決めておけば、状態■に
なるとカウンタ７ｃに許容時間ＴＡがロードされて入出
力が変化しない限りカウンタ７ｃが動作を開始する。第
３図の場合は次のクロックで状態■に移行するためカウ
ンタ７ｃはリセットされてエラーは出ない、状態■では
、第２図に示すように時間Ｔ、まで許容されるが、第３
図の時間ＴＤはＴ ｏ ＜ Ｔ Ｂとすると、この場合
も正常である。第３図の状態■はアクセスをしていない
のに応答信号２１のみが返ってくる場合であり、異常動
作であるため第２図のチェックビット４ｃは予め“０”
が書き込まれている。この時はエラー検出回路７により
エラーと判断され、エラー報告６１８によりエラーが報
告される。
る０例えば論理装置１としてはボードのような論理ユニ
ットを想定し、入出力信号２０〜２Ｎは制御信号とする
。第３図のタイミングにおいて制御信号２０を他装置ア
クセス信号、２１をこの応答信号と仮定する。この時第
３図に示す状態■はアクセスが発生しない時であり、異
常ではないために第２図に示すようにチェックピッ１〜
４０は“１”である、しかしこの時間が許容時間Ｔ＾以
上続（と異常というように予め決めておけば、状態■に
なるとカウンタ７ｃに許容時間ＴＡがロードされて入出
力が変化しない限りカウンタ７ｃが動作を開始する。第
３図の場合は次のクロックで状態■に移行するためカウ
ンタ７ｃはリセットされてエラーは出ない、状態■では
、第２図に示すように時間Ｔ、まで許容されるが、第３
図の時間ＴＤはＴ ｏ ＜ Ｔ Ｂとすると、この場合
も正常である。第３図の状態■はアクセスをしていない
のに応答信号２１のみが返ってくる場合であり、異常動
作であるため第２図のチェックビット４ｃは予め“０”
が書き込まれている。この時はエラー検出回路７により
エラーと判断され、エラー報告６１８によりエラーが報
告される。
以上水したように予め決められたタイミングにより読出
し専用メモリ３を読み出すことにより、入出力線のあり
えない状態組み合わせ、及びありうる状態組合せであっ
ても許容時間以上の状態保持（スタッフのような場合）
を容易に且つ速やかに検出することが可能である。
し専用メモリ３を読み出すことにより、入出力線のあり
えない状態組み合わせ、及びありうる状態組合せであっ
ても許容時間以上の状態保持（スタッフのような場合）
を容易に且つ速やかに検出することが可能である。
本実施例はメモリを読出し専用メモリとしたが、このメ
モリに書込み手段を設けてチェックビット４ｃ、許容時
間ビット４ Ｔをダイナミックに変えることによりフレ
キシブルなエラー検出を行なうことができる。
モリに書込み手段を設けてチェックビット４ｃ、許容時
間ビット４ Ｔをダイナミックに変えることによりフレ
キシブルなエラー検出を行なうことができる。
以上説明したように本発明は、論理装置の入出力状態及
び許容時間をチェックするメモリを使うことにより、論
理装置で発生するエラーを速やかに検出できるのみなら
ず、ダイナミックにメモリの値を変えることにより、フ
レキシブルなエラー検出回路を提供することができる効
果がある。
び許容時間をチェックするメモリを使うことにより、論
理装置で発生するエラーを速やかに検出できるのみなら
ず、ダイナミックにメモリの値を変えることにより、フ
レキシブルなエラー検出回路を提供することができる効
果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図におけるメモリの内容とエラー検出回路の詳細例
を示す図、第３図は第１図における主要部のタイミング
図である。 １・・・論理装置、２０〜２Ｎ・・・論理装置の人出力
信号、３・・・読出し専用メモリ、４Ｃ・・・チェック
ビット、４Ｔ・・・許容時間ビット、５・・・変化検出
回路、６・・・変化検出信号、７・・・エラー検出回路
、７Ｃ・・・カウンタ、８・・・エラー報告信号。 代理人 弁理士 内 原 晋 一一一。 ′ぐ 二゛パ・。
第１図におけるメモリの内容とエラー検出回路の詳細例
を示す図、第３図は第１図における主要部のタイミング
図である。 １・・・論理装置、２０〜２Ｎ・・・論理装置の人出力
信号、３・・・読出し専用メモリ、４Ｃ・・・チェック
ビット、４Ｔ・・・許容時間ビット、５・・・変化検出
回路、６・・・変化検出信号、７・・・エラー検出回路
、７Ｃ・・・カウンタ、８・・・エラー報告信号。 代理人 弁理士 内 原 晋 一一一。 ′ぐ 二゛パ・。
Claims (1)
- 論理装置ユニットの入出力端子をアドレスとして、決め
られた時間毎に内容を読み出されるメモリと、このメモ
リの内容として前記入出力端子の状態がありうる場合は
“１”、ありえない場合は“０”を示すチェックビット
と、このチェックビットが“１”の場合には前記入出力
端子がとりうる最大の単位時間を示す複数の許容時間ビ
ットとを有し、前記チェックビットが“０”の時及び前
記チェックビットが“１”で且つ許容時間を超えた時に
エラーを検出する検出手段を備えることを特徴とするエ
ラー検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62130152A JPS63292342A (ja) | 1987-05-26 | 1987-05-26 | エラ−検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62130152A JPS63292342A (ja) | 1987-05-26 | 1987-05-26 | エラ−検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63292342A true JPS63292342A (ja) | 1988-11-29 |
Family
ID=15027228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62130152A Pending JPS63292342A (ja) | 1987-05-26 | 1987-05-26 | エラ−検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63292342A (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57123410A (en) * | 1981-01-23 | 1982-07-31 | Toshiba Corp | Electronic device |
| JPS58158751A (ja) * | 1982-03-17 | 1983-09-21 | Toshiba Corp | コンピユ−タの異常検出方法 |
| JPS5920128A (ja) * | 1982-07-26 | 1984-02-01 | 株式会社アドバンス | コ−ヒ抽出液用変異原性物質除去剤及び同剤より成るフイルタ−材 |
| JPS6080338A (ja) * | 1983-10-07 | 1985-05-08 | Fujitsu Ltd | バス監視回路 |
| JPS60205757A (ja) * | 1984-03-30 | 1985-10-17 | Toshiba Corp | プログラム暴走検出方法 |
| JPS60258656A (ja) * | 1984-06-04 | 1985-12-20 | Nec Corp | マイクロプロセツサリセツト回路 |
| JPS61224056A (ja) * | 1985-03-29 | 1986-10-04 | Fujitsu Ltd | チヤネル障害検出処理方式 |
-
1987
- 1987-05-26 JP JP62130152A patent/JPS63292342A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57123410A (en) * | 1981-01-23 | 1982-07-31 | Toshiba Corp | Electronic device |
| JPS58158751A (ja) * | 1982-03-17 | 1983-09-21 | Toshiba Corp | コンピユ−タの異常検出方法 |
| JPS5920128A (ja) * | 1982-07-26 | 1984-02-01 | 株式会社アドバンス | コ−ヒ抽出液用変異原性物質除去剤及び同剤より成るフイルタ−材 |
| JPS6080338A (ja) * | 1983-10-07 | 1985-05-08 | Fujitsu Ltd | バス監視回路 |
| JPS60205757A (ja) * | 1984-03-30 | 1985-10-17 | Toshiba Corp | プログラム暴走検出方法 |
| JPS60258656A (ja) * | 1984-06-04 | 1985-12-20 | Nec Corp | マイクロプロセツサリセツト回路 |
| JPS61224056A (ja) * | 1985-03-29 | 1986-10-04 | Fujitsu Ltd | チヤネル障害検出処理方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR910012924A (ko) | 다중 소오스로부터 독립적으로 발생하는 에러를 선택적으로 잡아내기 위한 버스 모니터 | |
| US5144627A (en) | Test mode switching system for lsi | |
| JPS63292342A (ja) | エラ−検出回路 | |
| KR100290295B1 (ko) | 메모리빌트인셀프테스트의에러검출방법및회로 | |
| JPS61250757A (ja) | 異常検出回路 | |
| JP2725680B2 (ja) | バス異常検出回路 | |
| JPH0421123A (ja) | Ｆｉｆｏレジスタ | |
| JPH02297235A (ja) | メモリデータ保護回路 | |
| JPS63250753A (ja) | メモリアクセスチエツク方式 | |
| JP2788810B2 (ja) | リフレッシュタイミングチェック回路 | |
| SU1383361A1 (ru) | Устройство дл контрол логического блока | |
| JPS62288947A (ja) | 情報処理制御装置 | |
| JPS636642A (ja) | カ−ド実装状態検出装置 | |
| JPH02157952A (ja) | 記憶装置 | |
| JPS63311550A (ja) | メモリチェック方式 | |
| JPH04156641A (ja) | レジスタアクセス装置 | |
| JPS6043753A (ja) | 故障検出回路 | |
| JPH01306929A (ja) | マイクロプロセッサ | |
| JPS62206641A (ja) | 誤り検出回路 | |
| JPS61286770A (ja) | 故障診断装置 | |
| JPH0612346A (ja) | バススタック検出システム | |
| JPH0331953A (ja) | 情報処理装置 | |
| JPS62166449A (ja) | 論理装置の履歴記憶装置 | |
| JPS6332639A (ja) | プロセツサ障害監視回路 | |
| JPH04120938A (ja) | アドレス・コントロール・メモリの自己診断回路 |