JPS6332639A - プロセツサ障害監視回路 - Google Patents
プロセツサ障害監視回路Info
- Publication number
- JPS6332639A JPS6332639A JP61176032A JP17603286A JPS6332639A JP S6332639 A JPS6332639 A JP S6332639A JP 61176032 A JP61176032 A JP 61176032A JP 17603286 A JP17603286 A JP 17603286A JP S6332639 A JPS6332639 A JP S6332639A
- Authority
- JP
- Japan
- Prior art keywords
- outputs
- detector
- value
- bus
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012544 monitoring process Methods 0.000 title claims abstract description 10
- 238000001514 detection method Methods 0.000 claims abstract description 25
- 230000000295 complement effect Effects 0.000 claims abstract description 8
- 238000010586 diagram Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプロセッサ周辺回路の障害監視回路に関する。
従来、この種の障害監視回路は、予め決められたアドレ
スにプロセッサによりアクセスすることにより検出パル
スを障害監視検出回路に与え、前記検出パルスが入力し
なくなると前記障害監視検出回路から障害信号を発生す
るものであった。
スにプロセッサによりアクセスすることにより検出パル
スを障害監視検出回路に与え、前記検出パルスが入力し
なくなると前記障害監視検出回路から障害信号を発生す
るものであった。
上述した従来の障害検出回路は、プロセッサが特定のア
ドレスにアクセスするだけで検出パルスを出力するため
、アドレスビットあるいはデータビットが一部つぶれて
いる場合や、プロセッサが暴走した場合、偶然、前記ア
ドレスにアクセスすることがあり、異常を発生している
にもかかわらず、正常状態を示す検出パルスが出てしま
い障害〔問題点を解決するための手段〕 本発明のプロセッサ障害監視回路は、 データバスとアドレスバスとに接続され、前記データバ
スより予め決められた第１の値が入力し、かつ前記アド
レスバスより予め決められた第２の値が入力すると検出
パルスを出力する第１のデコーダと、 データバスとアドレスバスとに接続され、前記データ／
ヘスから前記第１の値の補数が入力し、かつ前記アドレ
スバスから前記第２の値の補数が入力すると検出パルス
を出力するｆｆ１２のデコーダと。
ドレスにアクセスするだけで検出パルスを出力するため
、アドレスビットあるいはデータビットが一部つぶれて
いる場合や、プロセッサが暴走した場合、偶然、前記ア
ドレスにアクセスすることがあり、異常を発生している
にもかかわらず、正常状態を示す検出パルスが出てしま
い障害〔問題点を解決するための手段〕 本発明のプロセッサ障害監視回路は、 データバスとアドレスバスとに接続され、前記データバ
スより予め決められた第１の値が入力し、かつ前記アド
レスバスより予め決められた第２の値が入力すると検出
パルスを出力する第１のデコーダと、 データバスとアドレスバスとに接続され、前記データ／
ヘスから前記第１の値の補数が入力し、かつ前記アドレ
スバスから前記第２の値の補数が入力すると検出パルス
を出力するｆｆ１２のデコーダと。
前記第１および第２のデコーダが出力する検出パルスを
交互に検出すると出力パルスを出力する第１の検出器と
、 前記第１の検出器の出力パルスを予め決められた一定時
間以上検出しないと障害信号を出力する第２の検出器と
を有する。
交互に検出すると出力パルスを出力する第１の検出器と
、 前記第１の検出器の出力パルスを予め決められた一定時
間以上検出しないと障害信号を出力する第２の検出器と
を有する。
すなわち、本発明は、プログラムによりプロセンサカテ
ータ／ヘスに所定（ａ Ｘ 、アドレスバスに所定値Ｙ
を出力し、一定時間にデータバスに所定繰返すようにし
て、プロセッサ障害検出回路によりプロセッサの障害を
確実に検出するようにしたものである。
ータ／ヘスに所定（ａ Ｘ 、アドレスバスに所定値Ｙ
を出力し、一定時間にデータバスに所定繰返すようにし
て、プロセッサ障害検出回路によりプロセッサの障害を
確実に検出するようにしたものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のプロセッサ障害検出回路の一実施例を
示すブロック図、第２図はそのタイミングチャートであ
る。
示すブロック図、第２図はそのタイミングチャートであ
る。
第１のデコーダ１と第２のデコーダ２はいずれもデータ
バス５とアドレスバス６からデータ信号とアドレス信号
を入力する。第１のデコーダ１はデータバス５から予め
決められた値Ｘのデータ信号と、アドレスバス６から予
め決められた値Ｙのアドレス信号とを入力すると、検出
パルスを出力し、第２のデコーダ２は、データバス５か
ら値Ｘの補数Ｘのデータ信号とアドレスバス６から値Ｙ
の補ｆｉＹのアドレス信号を入力すると、検出パルスを
出力する。第１の検出器３は、第１のデコーダ１からの
検出パルスによりリセットされ、ローレベルを出力し、
第２のデコーダ２からの検出パルスによりセットされ、
ハイレベルを出力する。
バス５とアドレスバス６からデータ信号とアドレス信号
を入力する。第１のデコーダ１はデータバス５から予め
決められた値Ｘのデータ信号と、アドレスバス６から予
め決められた値Ｙのアドレス信号とを入力すると、検出
パルスを出力し、第２のデコーダ２は、データバス５か
ら値Ｘの補数Ｘのデータ信号とアドレスバス６から値Ｙ
の補ｆｉＹのアドレス信号を入力すると、検出パルスを
出力する。第１の検出器３は、第１のデコーダ１からの
検出パルスによりリセットされ、ローレベルを出力し、
第２のデコーダ２からの検出パルスによりセットされ、
ハイレベルを出力する。
第２の検出器４は第１の検出器３の検出パルスの立上り
を検出してハイレベルを予め設定された時間Ｔ出力する
。この時間Ｔ以内に第２の検出器４にパルスが入力され
ないと第２の検出器４の出力はローレベルに下がる。こ
れによりプロセッサに障害が起きたことがわかる。
を検出してハイレベルを予め設定された時間Ｔ出力する
。この時間Ｔ以内に第２の検出器４にパルスが入力され
ないと第２の検出器４の出力はローレベルに下がる。こ
れによりプロセッサに障害が起きたことがわかる。
以上説明したように本発明は、データバスおよびアドレ
スバスの全ビットを監視することにより、簡単な構成で
プロセッサの障害を確実に検出できる効果がある。
スバスの全ビットを監視することにより、簡単な構成で
プロセッサの障害を確実に検出できる効果がある。
第１図は本発明のプロセッサ障害監視回路の一実施例の
ブロック図、第２図はそのタイミングチャートである。 ｌ・・・第１のデコーダ。 ２・・・第２のデコーダ、 ３・・・第１の検出器。 ４・・・第２の検出器、 ５・・・データバス、 ６・・・アドレスバス。
ブロック図、第２図はそのタイミングチャートである。 ｌ・・・第１のデコーダ。 ２・・・第２のデコーダ、 ３・・・第１の検出器。 ４・・・第２の検出器、 ５・・・データバス、 ６・・・アドレスバス。
Claims (1)
- 【特許請求の範囲】 データバスとアドレスバスとに接続され、前記データバ
スより予め決められた第１の値が入力し、かつ前記アド
レスバスより予め決められた第２の値が入力すると検出
パルスを出力する第１のデコーダと、 データバスとアドレスバスとに接続され、前記データバ
スから前記第１の値の補数が入力し、かつ前記アドレス
バスから前記第２の値の補数が入力すると検出パルスを
出力する第２のデコーダと、 前記第１および第２のデコーダが出力する検出パルスを
交互に検出すると出力パルスを出力する第１の検出器と
、 前記第１の検出器の出力パルスを予め決められた一定時
間以上検出しないと障害信号を出力する第２の検出器と
を有するプロセッサ障害監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61176032A JPS6332639A (ja) | 1986-07-25 | 1986-07-25 | プロセツサ障害監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61176032A JPS6332639A (ja) | 1986-07-25 | 1986-07-25 | プロセツサ障害監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6332639A true JPS6332639A (ja) | 1988-02-12 |
Family
ID=16006531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61176032A Pending JPS6332639A (ja) | 1986-07-25 | 1986-07-25 | プロセツサ障害監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6332639A (ja) |
-
1986
- 1986-07-25 JP JP61176032A patent/JPS6332639A/ja active Pending
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