JPH0346854B2 - - Google Patents

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JPH0346854B2
JPH0346854B2 JP57222846A JP22284682A JPH0346854B2 JP H0346854 B2 JPH0346854 B2 JP H0346854B2 JP 57222846 A JP57222846 A JP 57222846A JP 22284682 A JP22284682 A JP 22284682A JP H0346854 B2 JPH0346854 B2 JP H0346854B2
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
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    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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    • G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
    • G—PHYSICS
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    • G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs

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Description

【発明の詳細な説明】 （技術分野） この発明は、マイクロコンピユータのいわゆる
ウオツチドツグ・タイマ回路に関する。
（背景技術） 従来のウオツチドツグ・タイマ回路としては、
例えば第１図に示すようなものがある。これは特
開昭55−57956に開示されているもので、マイク
ロコンピユータの出力端子からプログラムに従つ
て所定範囲の周期の連続パルスを出力し、この連
続パルスの有無によりプログラムが正常に実行さ
れているかどうかを検出し、ノイズ等による誤動
作でプログラムの実行が異常になつた場合にマイ
クロコンピユータをリセツトして初期状態に戻す
ることによつてプログラムの実行を最初からやり
直し、正常動作に復帰させるものである。なお、
第１図において、１はマイクロコンピユータ、２
は中央処理装置（CPU）、３はメモリ、４は入出
力インターフエイス（Ｉ／Ｏ）、５はデータバス、
６はアドレスバス、７はコントロールバス、８は
被制御機器、９は監視回路、１０は警報回路、１
１はリセツト回路である。同様なものは、特開昭
57−48143、50004、55432などにも示されている。
しかしながら、このような従来のウオツチドツ
グ・タイマ回路にあつては、連続パルスを出力す
る回路が、出力回路のレジスタの所定の１ビツト
（出力端子に対応するビツト）に１及び０を交互
に書込むことによつて、出力端子を交互に１及び
０に変化させる構成、即ち１ビツトのみのデータ
で出力が変化する構成となつていたため、ノイズ
等による誤動作のモードによつては異常を検出で
きない確率が高い。マイクロコンピユータはプロ
グラムカウンタの値に応じたアドレスから、メモ
リに記憶された命令を読込み、その命令の内容を
解読してやはりメモリに記憶されているデータを
演算処理する。即ち、メモリ（一般的にはいわゆ
るROM）には命令とデータが記憶されている。
正しく組まれたプログラムで正常に動作している
場合には、引続いて命令を読込み次の演算処理を
行なうが、ノイズ等によつてプログラムカウンタ
が誤動作した場合、マイクロコンピユータは命令
ではなくデータを読込んでそのデータをあたかも
命令であるかのごとく解読して演算処理を実行し
てしまうことである。
その場合、そのデータによつて実行される命令
内容が、前述の出力端子からの出力を変化させる
内容であつた場合、ウオツチドツグ・タイマ回路
はプログラムの実行状態の異常の検知できないこ
とになつてしまう。
メモリに記憶されている命令もデータも共に同
じビツト数の１，０の組合せの数値であり、デー
タの値はいろいろな値をとり得るので、上述した
ような動作をする可能性があるわけである。
（発明の目的） この発明は、このような従来の問題点に着目し
てなされたもので、出力端子の出力信号を変化さ
せるのに、１ビツトだけのデータで変化させず、
複数のビツトのデータの組合せによつて変化させ
るようにすることにより、プログラムの異常実行
状態を検知できない可能性（確率）を著しく小さ
くすることを目的としている。
上記の目的を達成するため本発明においては、
特許請求の範囲に記載するように構成している。
なお、特許請求の範囲第１項は後記第１図と第４
図の実施例に相当し、また、特許請求の範囲第２
項は比較回路を後記第３図の実施例に示すごとく
構成したものである。また、特許請求の範囲の記
載における第１のカウンタは後記第４図のカウン
タ３（参照番号84）に相当し、第２のカウンタは
同じくカウンタ２（参照番号83）に相当し、第３
のカウンタは同じくカウンタ１（参照番号82）に
相当する。
（発明の構成及び作用） 以下、この発明を図面に基づいて説明する。
第２図および第４図は本発明の一実施例図であ
り、第２図は全体の構成図、第４図はカウンタ８
０の回路図である。
まず構成を説明すると、CPU２０、ROM３
０、RAM４０，２０Ｉ／Ｏ５０などがバス９０
で接続されている。参照番号100はこの発明によ
るウオツチドツグ・タイマ回路で、レジスタ６
０、比較回路７０、カウンタ８０で構成され、図
に示すように接続されている。図中、参照番号81
のごとき矢印は１本の信号ラインを示し、参照番
号90のごとき矢印は複数の信号ライン（いわゆる
バス）を示す。
次に作用を説明する。
マイクロコンピユータの動作は周知であるが簡
単に説明すると、CPU２０はROM３０に記憶さ
れている命令に従つて、Ｉ／Ｏ５０から入力信号
５１，５２，…に応じたデータを読込み、演算処
理して出力信号５６，５７…をＩ／Ｏ５０を通し
て出力する。途中、一時的に記憶するデータは
RAM４０に保持される。プログラムが正常に実
行されている状態では、所定の周期時間Ｔ毎に所
定のアドレス（番地）を割り当てられているレジ
スタ６０に、複数ビツト数の所定データを書込
む。レジスタ６０はアドレス・デコーダ、フリツ
プ・フロツプ、タイミング制御回路などを含む周
知の構成である。レジスタ６０に書込むデータの
値は、比較回路７０に予め設定してある比較デー
タ（今、仮に８ビツトで16進表記でAA
〔10101010〕とする）と同じ値と、これは異なる
別の値を交互に書込む。比較回路７０は、例えば
４ビツトのデイジタル・コンパレータ（RCA社
のCD4063等）を２つ直列に接続し、前記８ビツ
トの比較データとレジスタ６０の出力６１のデー
タ（CPUによつて書込まれて保持されているデ
ータ）を比較し、比較出力７１は一致していれば
１、一致していなければ０となる。従つて、比較
出力７１は前記所定の周期時間Ｔ毎に一致、不一
致を繰返し、１，０を交互に繰返すパルス出力と
なり、カウンタ８０に入力される。
カウンタ８０は第４図に示すごとき回路で構成
される。
第４図において、カウンタ１（参照番号82）、
カウンタ２（参照番号83）、カウンタ３（参照番
号84）は、それぞれフリツプフロツプの段数の異
なるカウンタで、CLKはクロツク入力、CLRは
クリア入力、CARはキヤリー出力である。
まず、カウンタ１は、バス９０の中に含まれる
クロツクパルス９１をカウントし、クロツクパル
ス９１の周期tcとフリツプフロツプの段数ｎとま
で決まる所定時間T′（T′＝tc×2n）を経過すると、
キヤリー出力８６を出力する。上記の所定時間
T′は、正常時の周期Ｔの２倍よりも大きな値、
すなわち2T＜T′に設定しておく。上記のように
T′時間の間にクリア信号７１が入力しないと、
OR回路８７を介してリセツト信号８１が出力さ
れる。すなわち、データが比較データと一致しな
い時間が大きくなるとリセツト信号８１が出力さ
れる。
次に、カウンタ３は、クロツクパルス９１をカ
ウントし、所定のT″時間後にカウンタ２にクリ
ア信号８５を送出する。
カウンタ２は、ｍ段のフリツプフロツプで構成
され、クリア信号７１をクロツク入力としてカウ
ントする。クリア信号の周期は2Tであるから、
Ｔ＝2T×2m時間後にキヤリー出力８７が出力
される。
今、T″＜Ｔに設定しておくと、正常状態で
は、カウンタ２はＴより前にカウンタ３からの
クリア信号８５によつてクリアされるため、キヤ
リー出力８７は発生しない。しかし、プログラム
の実行状態が異常になつてＴが短くなり、そのた
めＴ＜T″になると、キヤリー出力８７が送出
され、それがOR回路８８を介してリセツト信号
８１となる。すなわち、周期Ｔの値が正常値より
小さくなりすぎるとリセツト信号８１が出力され
る。
上記のように、何らかの異常によつてＴの値が
大きくなりすぎても小さくなりすぎても異常と判
断してCPU２０をリセツトすることが出来、プ
ログラム等の異常を高い信頼度で検出することが
出来る。そしてCPU２０はリセツト解除後に初
期状態からプログラムを再実行するため、単発の
ノイズによる誤動作からは正常に復帰できる。回
路故障などによつて異常状態が続く場合は、正常
に戻るまでの間リセツトを繰り返し行なうことに
なり、異常出力の発生を防ぐことができる。な
お、図示していないがＩ／Ｏ５０等をCPU２０
と共にリセツトする必要がある場合には、リセツ
ト信号を入力すればよい。
さて、この実施例では比較データが８ビツトで
あるため、従来のものに比較して、異常時に比較
データに等しいデータをレジスタ６０に書込んで
しまう確率は、ビツト数の差（この実施例の場合
は８ビツト、前述した従来例では１ビツトだけ、
従つて７ビツトの差となる）Ｎに応じて1/2Nとな
り1/128になる。レジスタのビツト数を16ビツト
にすると1/215＝1/32768となり、誤つて異常を検
出できない可能性は格段に少なくなり、高い信頼
度のウオツチドツグ・タイマ回路が実現できる。
第３図に、比較回路７０の他の実施例を示す。
なお、第２図と同じものには同一の参照番号を付
してある。比較回路７０は、比較回路１（参照番
号72）と比較回路２（参照番号73）及びＲ／Ｓ形
フリツプ・フロツプ７４とで構成され、両比較回
路はそれぞれ異なる比較データ（ここでは、例え
ば各８ビツトのAA〔10101010〕と55〔01010101〕）
を有する。CPU２０はバス９０を介してレジス
タ６０に周期Ｔ毎に比較データに等しい値AAと
55を交互に書込む。これによつて、比較回路１，
２の出力７５，７６は交互に、７５が１の時は７
６は０、７５が０の時は７６は１となり、フリツ
プ・フロツプ７４のそれぞれセツト、リセツト入
力に2T毎にパルスを入力し、比較出力７１は2T
周期のパルス信号となり、第２図の例の同様な信
号となりカウンタ８０をクリアする。もしプログ
ラムの実行が異常になつて、どちらかあるいは両
方の比較回路に比較データに一致するデータが書
込まれなくなると、フリツプ・フロツプ７４はセ
ツトあるいはリセツトされたままとなり、比較出
力７１が変化しなくなるため、第２図の例と同様
にリセツト信号が発せられる。この例の場合、２
つの比較データにそれぞれ一致しないといけない
ため、さらに異常検知の信頼度は上がる。
尚、比較データの値としては、ROM３０に記
憶されている命令やデータの値と一致しないもの
が望ましい。仮に全く一致する値が記憶されてい
なければ、確実に異常検出ができる。プログラム
を作成した上でなるべく使用していない値を選べ
ば、信頼上は一層向上する。データはプログラム
を作成者が、制御の要求に応じて必要な値を決め
る訳であるから、予め比較データを決めつけてお
く（例えばIC製造時に決めてしまう）場合には、
それと同じ値を常に避けることは困難であるが、
命令に使つていない値を選択すれば、少なくとも
命令の値とは一致していないので有利である。ま
た、２組の比較データは各ビツトが互いに逆の関
係、即ち補数の関係（前述の例のように例えば
AAと55）にしておくと、全てのビツトが逆であ
るため、誤動作等で偶然出てくる可能性が最も低
くさらに有利である。尚、比較回路毎に別々のア
ドレスのレジスタを２つ設けて２つのデータを
別々に書込むようにして、さらに信頼度を上げる
こともできる。
なお、第４図に示したカウンタ８０の構成を用
いれば、従来のように、１ビツトのデータのみで
出力を発生し、その周期をチエツクする場合にも
検知の信頼度を上げることに効果がある。
今までの実施例は全て異常時にリセツトを発す
る例で説明したが、リセツトと共に警報を発した
り、リセツト以外に例えば割込信号を発生させて
割込による優先処理によつて所定の状態に復帰さ
れる方法や、CPUを止めてしまう方法などにも
応用できる。
（発明の効果） 以上説明してきたように、この発明によれば
CPUが複数ビツト数の所定データをレジスタに
書込まないとプログラムの実行状態が異常である
と判断し、かつ周期Ｔが正常状態より長くなつて
も短くなつても異常と判断するように構成したこ
とにより、従来のウオツチドツグ・タイマ回路に
比較して誤つて異常状態を正常と判断してしまう
可能性が著しく低下し、信頼度の高いマイクロコ
ンピユータ・システムが実現でき、例えば自動車
のように使用環境が大きく変化し、ノイズなども
多い条件下で使用する場合に最適である。また、
前述した実施例の回路は全てデイジタル回路であ
り構成も簡単なので、いわゆるシングルチツプコ
ンピユータに内蔵し易く、外部からのノイズの影
響を受けにくくなる。この場合には、リセツト出
力を外部からも入力できるようにいわゆるオープ
ン・コレクタ出力の端子を設けておくと、パワー
オンリセツトを外部から与える場合に有利である
とともに、外部回路をリセツトする出力としても
使用でき便利である。
【図面の簡単な説明】
第１図は従来のウオツチドツグ・タイマ回路の
例、第２図はこの発明の一実施例の回路構成を示
すブロツク図、第３図は第２図の比較回路部分の
別の実施例の回路構成を示すブロツク図、第４図
は第２図のカウンタ部分の実施例の回路構成を示
すブロツク図である。 ２０……CPU、３０……ROM、４０……
RAM、５０……Ｉ／Ｏ、６０……レジスタ、７
０……比較回路、８０……カウンタ、９０……バ
ス、１００……ウオツチドツグ・タイマ回路。

Claims (1)

  1. 【特許請求の範囲】 １ 値の異なる２つの複数ビツトのデータを交互
    に配列した第１パルス信号をマイクロコンピユー
    タに内蔵されたプログラムに従つて発生するパル
    ス発生手段と、 所定の周期Ｔ毎に上記第１パルス信号の２つの
    データを交互に記憶するレジスタと、 上記２つのデータのうちの予め設定されたどち
    らか一方のデータを比較データとして有し、上記
    レジスタに記憶されたデータと上記比較データと
    を比較し、上記の比較結果に対応して１または０
    となる第２パルス信号を上記の周期Ｔに同期して
    出力する比較手段と、 所定周期のクロツクパルスをカウントし、第１
    の所定値になつたときに第１の信号を出力する第
    １のカウンタと、 上記第１の信号によつてカウント値がクリアさ
    れると共に、上記第２パルス信号をカウントし、
    そのカウント値が上記第１の所定値より大きな値
    に予め設定されている第２の所定値より大きくな
    つたときに第２の信号を出力する第２のカウンタ
    と、 上記第２パルス信号によつてカウント値がクリ
    アされると共に、上記所定周期のクロツクパルス
    をカウントし、該カウント値が正常時における上
    記周期Ｔの２倍すなわち2Tより大きな時間に対
    応する値に予め設定されている第３の所定値より
    大きくなつたときに第３の信号を出力する第３の
    カウンタと、 上記第２の信号または第３の信号が出力される
    と上記マイクロコンピユータをリセツトする手段
    と、を備えたことを特徴とするウオツチドツク・
    タイマ回路。 ２ 値の異なる２つの複数ビツトのデータを交互
    に配列した第１パルス信号をマイクロコンピユー
    タに内蔵されたプログラムに従つて発生するパル
    ス発生手段と、 所定の周期Ｔ毎に上記第１パルス信号の２つの
    データを交互に記憶するレジスタと、 上記２つのデータのうちの一方のデータを比較
    データとして有し、上記レジスタに記憶されたデ
    ータと上記比較データとを比較し、上記の比較結
    果に対応して１または０となる第２パルス信号を
    上記の周期Ｔに同期して出力する第１の比較手段
    と、 上記２つのデータのうちの他方のデータを比較
    データとして有し、上記レジスタに記憶されたデ
    ータと上記比較データとを比較し、上記の比較結
    果に対応して１または０となる第３パルス信号を
    上記の同期Ｔに同期して出力する第２の比較手段
    と、 上記第２パルス信号と上記第３パルス信号とを
    セツト信号とリセツト信号とするフリツプフロツ
    プと、 所定同期のクロツクパルスをカウントし、第１
    の所定値になつたときに第１の信号を出力する第
    １のカウンタと、 上記第１の信号によつてカウント値がクリアさ
    れると共に、上記フリツプフロツプの出力パルス
    をカウントし、そのカウント値が上記第１の所定
    値より大きな値に予め設定されている第２の所定
    値より大きくなつたときに第２の信号を出力する
    第２のカウンタと、 上記フリツプフロツプの出力パルスによつてカ
    ウント値がクリアされると共に、上記所定周期の
    クロツクパルスをカウントし、該カウント値が正
    常時における上記周期Ｔの２倍すなわち2Tより
    大きな時間に対応する値に予め設定されている第
    ３の所定値より大きくなつたときに、第３の信号
    を出力する第３のカウンタと、 上記第２の信号または第３の信号が出力される
    と上記マイクロコンピユータをリセツトする手段
    と、を備えたことを特徴とするウオツチドツグ・
    タイマ回路。
JP57222846A 1982-12-21 1982-12-21 ウォッチドッグ・タイマ回路 Granted JPS59114652A (ja)

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