JPS63126039A - マイクロコンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は暴走の防止を図ったマイクロコンピュータに関
する。

【従来技術】

従来、自動車のエンジン制御等の制御用のマイクロコン
ピュータは、プログラム暴走が起きると異常な制御信号
が出力され、制御系が適性にコントロールされないとい
う問題がある。このためプログラム暴走が起きたら制御
系の応答時間よりも早めに異常を検出し、正常状態に復
帰させる必要がある。 マイクロプロセッサのプログラム暴走の原因としてはプ
ログラムメモリへの続出アドレスミス、プログラムメモ
リからの入力データミスが考えられる。両者とも予期せ
ぬ命令実行により、正規のプログラムシーケンスが破壊
されて暴走する。これらの暴走防止方法として、データ
にパリティビットを付加しデータのパリティチェックを
行うことにより異常を検出し、異常を検出した時はシス
テムリセットをかける方式、一定周期毎に必ず一回は通
るプログラムルーチンの中にタイマをリセットする命令
を挿入しておき、もし−足側期間以上タイマにリセット
がかからなければプログラムの暴走が起きたとして異常
を検出するウォッチドッグタイマ方式が採用されている
。 この二つの異常検出方式において、前者は命令フェッチ
時に即座に異常が分かり、異常検出時間が極めて短いと
いう利点を有する反面、マイクロプロセッサの入力デー
タに対してチェックを行うという性質上、マイクロプロ
セッサからの出力即ちプログラムメモリの続出アドレス
ミスの異常検出が難しいという問題がある。 そこでプログラム未使用領域に特別に異常パリティを設
定する方法（特開昭５５−１６６７４８　）或いはプロ
グラム読出順に奇数パリティ偶数パリティを設定する方
法（特開昭５８−１０７９７２　）等が考案されている
。ところが前者の場合には、プログラム変更があれば当
然プログラム未使用領域は変化するため、プログラム変
更の度毎にメモリ上のパリティも書き換える必要がある
。また、後者の場合には、プログラムの変更により取り
込まれるデータの並びは異なるので、プログラム変更の
度毎にパリティが交互になるようにメモリ上のパリティ
を書き換える必要がある。さらに、両者とも命令コード
とは独立にパリティを設定するため、自動的に設定する
には複雑な構成となる。 一方、ウォッチドッグタイマ方式ではプログラム暴走時
タイマリセット命令を含む無限ループに入り異常が検出
されない場合があるし、プログラムの最大シーケンスが
一巡するよりタイマの周期を長くとる必要があるため、
暴走が起きた後異常検出に至るまでの時間が長くなる場
合がある。

【発明が解決しようとする問題点】

以上述べた何れの方法も、１回の異常検出によりマイク
ロプロセッサを初期リセットすることでプログラムの暴
走を防止しているため、処理を継続することができなか
った。しかし、サイクリックな処理により制御系をコン
トロールするシステムでは、パリティエラーが偶発的に
発生した場合には、次の制御サイクルではパリティエラ
ーが発生しないのであるから、正常に継続できる可能性
がある。また、リセットすることなく継続させた方がそ
れまでの演算結果を無駄にすることなく制御にとって望
ましい場合がある。 しかしながら、パリティエラーが発生した時にそのまま
実行を継続すると暴走するという問題がある。 本発明は、上記の問題点を解決するために成されたもの
であり、その目的とするところは、パリティエラーが検
出されても、暴走しないように処理を継続することを可
能にすることにある。

【問題点を解決するための手段】

上記問題点を解決するための発明の構成は、主として演
算処理を実行するマイクロプロセッサと、該マイクロプ
ロセッサの動作を制御するプログラムを格納するプログ
ラムメモリと、プログラムメモリからマイクロプロセッ
サに入力される命令語のパリティチェックを行いパリテ
ィエラーが発生した場合にはパリティエラー信号をマイ
クロプロセッサに出力するパリティチェック回路とを有
するマイクロコンピュータにおいて、 パリティエラー信号を入力したときは、パリティエラー
の検出された命令語をノーオペレーション（ＮＯＰ）命
令として実行する命令語変換手段を設けたことである。

【作用】

プログラムメモリからマイクロプロセッサに入力される
命令語は、パリティチェック回路によりパリティチェッ
クが行われる。パリティエラーが発生した場合にはパリ
ティエラー信号がパリティチェック回路からマイクロプ
ロセッサに出力される。マイクロプロセッサの命令語変
換手段はパリティエラー信号を入力した時は、そのパリ
ティエラーの検出された命令語をノーオペレーション（
ＮＯＰ）命令として実行する。その結果、パリティエラ
ーの発生した命令語はノーオペレーションとして処理さ
れると共に命令語の続出アドレスは次の命令語の記憶ア
ドレスとなるので、命令語にパリティエラーが発生して
も暴走することなく処理を継続することができる。

【実施例】

以下本発明を具体的な実施例に基づいて説明する。第１
図は本発明の具体的な一実施例に係るマイクロコンピュ
ータの構成を示した図である。マイクロプロセッサ１は
プログラムメモリ２に記憶されている命令語を読出し、
命令語を解読して主とし演算処理を実行する装置である
。そのマイクロプロセッサ１にはデータバス３とアドレ
スバス６が接続されており、データバス３とアドレスバ
ス６にプログラムを記憶したプログラムメモリ２が接続
されている。また、データバス３にはパリティチェック
回路４が接続されている。 マイクロプロセッサ１から命令フェッチ用のアドレスが
アドレスバス６を介してプログラムメモリ２に出力され
ると、そのアドレスで指定された記憶領域に書かれてい
るｎビット構成の命令コードがマイクロプロセッサ１及
びパリティチェック回路４にｎビット幅のデータバス３
を介して出力される。パリティチェック回路４では命令
コードが正しいパリティになっているか否かのチェック
が行われる。パリティチェックの結果、パリティエラー
と判定されると、低レベルのパリティエラー信号ＳＬ（
アクティブロー）がマイクロプロセッサ１とリセット回
路５に出力される。リセット回路５はパリティエラーの
発生状況を監視しており、その発生状況によりマイクロ
プロ’ｃ　ツサ１に低レベルのリセット信号Ｓ２（アク
ティブロー）を出力する。 第２図はマイクロプロセッサ１に内蔵されている命令語
変換手段の具体例である命令切換回路８の構成図である
。命令切換回路８はＮＯＰ命令コード発生器１０とデー
タ人力バッファ９とパリティエラー信号Ｓ１に応じて入
力データを切り換えて命令デコーダ１２に出力するマル
チプレクサ１１とから成る。データバス３を介して入力
された命令コードはデータ人力バッファ９で一時記憶さ
れる。 マルチプレクサ１１は、パリティエラー信号Ｓ１がパリ
ティエラーを検出していない高レベルの時は、データ入
力バッファ９に出力されている命令コードを命令デコー
ダ１２へ出力する。この結果、その命令語が解読され実
行される。一方、パリティエラー信号Ｓ１がパリティエ
ラーを検出したことを示す低レベルの時は、マルチプレ
クサ１１はＮＯＰ命令コード発生器１０から出力される
ＮＯＰ命令コードを命令デコーダ１２に出力する。この
結果、ＮＯＰ命令が実行される。即ち、ノーオペレーシ
ョンでプログラムカウンタの値は、１だけインクリメン
トされ次の命令フェッチサイクルでは、パリティエラー
の起こったデータの記憶されていたアドレスの次のアド
レスに記憶されている命令語が取り込まれる。したがっ
て、パリティエラーが検出されても、パリティエラーの
発生した１命令文だけ飛ばされ次の命令が実行されるこ
とになり、暴走することなく処理を継続させることがで
きる。 第３図はリセット回路５の構成図である。シフトレジス
タ１３はｍ桁のレジスタであり、そのＤ端子にはパリテ
ィエラー信号Ｓ１が入力しており、シフトレジスタ１３
のＣＫ端子にはクロック信号φ（フェッチサイクルの同
期信号）が入力している。 したがって、クロック信号φに同期してＤ入力端子の値
がシフトする。ただし、Ｄ入力端子が低レベルの時に、
シフトレジスタ１３の最下位桁は“１″（高レベル）に
セットされる。連続したｍ回のフェッチサイクルでパリ
ティエラーが連続して発生すると低レベルのパリティエ
ラー信号がパリティチェック回路４から連続して出力さ
れるので、シフトレジスタ１３の全桁は全て１”となる
。すると、シフトレジスタ１３の各桁の出力はＡＮＤゲ
ート１７に入力しているので、ＡＮＤゲート１７の出力
は、連続したｍ回のフェッチサイクルでパリティエラー
が連続して発生した時に、高レベルとなる。 一方、パリティエラー信号Ｓ１はＮＯＲゲート１６の１
番人力端子に入力しており、ＮＯＲゲート１６の２番人
力端子にはクロック信号φが入力し、ＮＯＲゲート１６
の出力はカウンタ１４のＣＫ端子に入力している。した
がって、パリティエラーを検出し低レベルのパリティエ
ラー信号がＮＯＲゲート１６に入力している時は、クロ
ック信号φの反転信号がカウンタ１４に入力されるので
、カウンタ１４はパリティエラーの発生回数を計数する
ことになる。カウンタ１４はに進のカウンタであり、カ
ウント数がｋに達するとオーバーフロー信号ｓ３をＯＲ
ゲート１８に出力する。 そのＯＲゲート１８にはＡＮＤゲート１７の出力とオー
バーフロー信号Ｓ３が入力し、ＯＲゲート１８の出力は
単安定マルチバイブレータ１５に入力している。したが
って、パリティエラーが連続してｍ回発生した場合、あ
るいはパリティエラーが総合してに回発生した場合には
、ＯＲゲート１８から高レベルのクリア信号Ｓ４がシフ
トレジスタ１３のＣＬ端子、カウンタ１４のＣＬ端子及
び単安定マルチバイブレータ１５に入力する。すると、
シフトレジスタ１３とカウンタ１４がクリアされ、ＯＲ
ゲート１８の出力は低レベルとなる。また、クリア信号
Ｓ４の立ち上がりに同期して単安定マルチバイブレータ
１５が作動し、リセット信号Ｓ２がマイクロプロセッサ
１に出力される。マイクロプロセッサ１はリセット信号
Ｓ２を入力した時には、初期状態にリセットされる。こ
の時、単安定マルチバイブレーク１５の入力として充分
長いパルス幅の信号が必要な場合には、シフトレジスタ
１３とカウンタ１４へ遅延回路を介してクリア信号Ｓ４
を入力させる。 上記実施例では、マイクロプロセッサ１の命令コードに
１ビットのパリティビットを含ませており、しかも命令
語長を全て同−ｎビット構成としている。したがって、
命令語が１ワード構成であるので、従来のように、続出
アドレスミスにより命令語の第２ワード、第３ワードを
第１ワードと誤って入力し処理するということがなくな
り、そのことから生じる暴走が防止される。 また、ｎが奇数であればパリティビットは偶数パリティ
に、ｎが偶数であればパリティビットは奇数パリティと
している。したがって、プログラムが書込まれる前は、
プログラムメモリ２は全て１′または０”となっている
ので、プログラムメモリの読出アドレスミスによりプロ
グラムの書き込まれていない記憶領域から命令語をフェ
ッチすると必ずパリティエラーが発生することになり、
このようなアドレスミスを直ちに検出することができる
。 また、命令語の７エツチ毎にパリティチェックを行い、
パリティエラー発生時には、マイクロプロセッサ１にパ
リティエラー信号Ｓ１を出力し、マイクロプロセッサ１
の実行命令をＮＯＰ命令としている。したがって、プロ
グラムメモリ２からのデータ入力ミスが直ちに検出でき
ると共に、ＮＯＰ命令の実行により暴走が防止される。 この時、−次的に正常状態とは異なる制御が行われる可
能性があるが、プログラムが一巡する間には正常動作に
戻ることができる。 さらに、パリティエラー発生状況をリセット回路５によ
り監視し、連続してｍ回のパリティエラーが発生した場
合又は不連続にに回パリティエラーが発生した場合に、
初めてマイクロプロセッサ１をリセットするようにして
いる。パリティエラー発生時に直ちにリセットしないの
は、リセットする必要のないパリティエラ一時にもリセ
ットすることによりいままでの処理結果が無駄になるこ
とを防止するためである。但し、パリティエラーが連続
して発生する場合は、続出アドレスミスによりプログラ
ムメモリ２の未使用領域が−Ｈアクセスされると、パリ
ティエラーが発生しＮＯＰ命令の実行により次のアドレ
スがアクセスされるため、プログラムメモリ２の未使用
領域が連続してアクセスされていることが考えられる。 この場合には、いつまでもＮＯＰ命令を実行するのは無
駄であるので、マイクロプロセッサをリセットしている
。また、パリティエラーが総合して何回か発生した場合
には、ハードウェアの障害が考えられるので、リセット
している。 尚、上記実施例では、命令語変換手段として命令デコー
ダに入力される命令語をＮＯＰ命令語に切り換える命令
切換回路８を用いているが、パリティエラー信号を入力
した時に命令デーコーダ１２の出力をＮＯＰ命令語の解
読信号と等価な信号としてもよい。 また、第１図の各ブロックで示す機能装置はそれぞれ各
チップにＩＣ化しても、まとめて１チツプ構成のマイク
ロコンピュータとしてもよい。

【発明の効果】

本発明は、マイクロプロセッサとプログラムメモリと命
令語のバリディチェックを行うパリティチェック回路と
を有するマイクロコンピュータにおいて、パリティエラ
ーが検出された時は、パリティエラーの検出された命令
語をＮＯＰ命令として実行する命令語変換手段を有して
いるので、暴走を防止して処理を継続することができる
。

【図面の簡単な説明】

第１図は本発明の具体的の一実施例に係るマイクロコン
ピュータの構成を示したブロックダイヤグラム。第２図
は同マイクロコンピュータの命令切換回路の構成を示し
たブロックダイヤグラム。 第３図は同マイクロコンピュータのリセット回路の構成
を示したブロックダイヤグラムである。

Claims (6)

【特許請求の範囲】
1. （１）主として演算処理を実行するマイクロプロセッサ
   と、該マイクロプロセッサの動作を制御するプログラム
   を格納するプログラムメモリと、前記プログラムメモリ
   から前記マイクロプロセッサに入力される命令語のパリ
   ティチェックを行いパリティエラーが発生した場合には
   パリティエラー信号を前記マイクロプロセッサに出力す
   るパリティチェック回路とを有するマイクロコンピュー
   タにおいて、 前記パリティエラー信号を入力したときは、パリティエ
   ラーの検出された命令語をノーオペレーション（ＮＯＰ
   ）命令として実行する命令語変換手段を有することを特
   徴とするマイクロコンピュータ。
2. （２）前記パリティチェック回路には、前記パリティエ
   ラー信号を入力し、パリティエラーの発生状況を監視し
   、パリティエラーの発生状況に応じて前記マイクロプロ
   セッサにリセット信号を出力するリセット回路が接続さ
   れていることを特徴とする特許請求の範囲第１項記載の
   マイクロコンピュータ。
3. （３）前記リセット回路は、前記プログラムメモリから
   前記マイクロプロセッサに入力される命令語のパリティ
   エラーが連続して所定回数発生した時に、前記マイクロ
   プロセッサにリセット信号を出力する回路であることを
   特徴とする特許請求の範囲第２項記載のマイクロコンピ
   ュータ。
4. （４）前記リセット回路は、前記プログラムメモリから
   前記マイクロプロセッサに入力される命令語のパリティ
   エラーの発生した回数を計数するカウンタを有し、パリ
   ティエラーの発生回数が所定値に達した時に前記マイク
   ロコンピュータにリセット信号を出力する回路であるこ
   とを特徴とする特許請求の範囲第２項記載のマイクロコ
   ンピュータ。
5. （５）パリティビットは前記プログラムメモリから前記
   マイクロプロセッサに入力される命令語を構成するビッ
   トの中の１ビットで構成されていることを特徴とする特
   許請求の範囲第１項記載のマイクロコンピュータ。
6. （６）前記命令語は固定長であり、前記マイクロプロセ
   ッサに１フェッチサイクルで入力されることを特徴とす
   る特許請求の範囲第１項記載のマイクロコンピュータ。