JPH07302205A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【目的】ＣＰＵ暴走時等に、停止命令以外のフェッチ信
号により、誤って停止命令がフェッチ／デコードされて
しまった場合でも、実際に停止命令が実行されてしまう
のを防止する。 【構成】制御部２０内に、停止命令を記憶しているＲＯ
Ｍのアドレスを予め記憶しておき、プログラムカウンタ
８から出力されるフェッチ信号を制御部２０に送って、
前記予め記憶されているＲＯＭアドレスと比較する。こ
の両者が一致し、かつ、停止命令の命令信号が入力され
たときにのみ、停止命令を実行するための停止命令実行
信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、暴走時の誤ったデー
タフェッチによって誤った停止命令が実行されてしまう
のを防止することのできる、マイクロコンピュータ（以
下、マイコンという）に関する。

【０００２】

【従来の技術】まず、マイコンの概略構成を説明する。
図６はマイコンの一例であるワンチップマイコンの概略
構成図である。

【０００３】マイコンは、多数の制御ブロック１〜１１
から構成されており、それぞれの制御ブロック１〜１１
はシステムバス１２により接続されて、マイコン動作
（命令実行）が行われる。システムバス１２は、アドレ
スバス、データバス、コントロールバスからなる信号ラ
インである。

【０００４】各制御ブロックを説明する。ＣＧは１はク
ロックジェネレータであり、システムクロックを発生さ
せる。デコーダ２は、データバスから送られる命令コー
ド（オペコード）をデコードし、制御部３に対して命令
信号（デコード信号）を出力する。制御部３は、命令信
号に基づいて、各制御ブロックに対し、コントロールバ
スを介して各制御ブロックへ制御信号（コントロール信
号）を出力する。ＲＯＭ４はプログラムが格納されてい
るメモリ、ＲＡＭ５はプログラムの実行における各デー
タの退避を行うメモリ、ＡＬＵ６は論理演算を行う演算
装置、レジスタ７は論理演算等で使用される一時記憶メ
モリである。また、ＰＣ８は、ＲＯＭ４のプログラム実
行アドレスを指し示すプログラムカウンタ、フラグ９
は、論理演算等により動作するフリップフロップ回路で
ある。出力ポート部１０および入力ポート部１１は、外
部への入出力回路部である。

【０００５】マイコンの命令実行の動作を説明する。

【０００６】マイコンにおいて、命令の実行は、ＲＯＭ
４から命令を取り出す命令取出サイクル（フェッチサイ
クル）と、その命令を実行する命令実行サイクルとに分
けられる。命令取出サイクルは、指定されたＲＯＭアド
レスから命令コードを取り出す（フェッチする）サイク
ルである。命令取出サイクルでは、ＰＣ８が、実行すべ
き命令のＲＯＭアドレスをアドレスバスを介して指定す
ると、指定されたＲＯＭアドレスの命令コードがデータ
バスを介して伝達される（命令コードがフェッチされ
る）。この命令コードは、デコーダ２によってどの命令
であるかが解読された後、制御部３へ命令信号として伝
えられる。命令実行サイクルでは、制御部３が、命令信
号により、その命令が実行される制御ブロックに対して
制御信号をコントロールバスを介して伝達する。その結
果、制御信号を受けた制御ブロックにて命令が実行され
る。

【０００７】図７は、命令取出サイクルのアドレスバス
の状態、およびデータバスの状態を示すタイミングチャ
ートである。通常の場合の命令取出サイクルは、基準ク
ロックφの立ち上がりｔ１を受けて、ＰＣ８がＲＯＭア
ドレスを指定する。つまり、基準クロックφの立ち上が
りｔ１ごとに、ＰＣ８がインクリメントし、次のＲＯＭ
アドレス（ＰＣ番地、ＰＣ＋１番地、ＰＣ＋２番地・・
・）を順に指定してゆく（フェッチ信号を出力する）。
すると、ｔ２のタイミングで、指定されたＲＯＭアドレ
スから命令コードが取り出され、データバスを介してデ
コーダ２に伝達されて、デコーダ２で解読された後、命
令信号として制御部３へ伝達される。

【０００８】通常の場合には、上記したようにフェッチ
信号に対応したＲＯＭアドレスの命令コードのフェッチ
／デコードが行われるが、ＣＰＵ（制御部）の暴走時等
には、フェッチ信号で指定されたアドレス以外の命令コ
ードのフェッチ／デコードがされてしまうことがある。
このような誤った命令コードのフェッチ／デコードにお
いて、特に、停止命令をフェッチしてはいけないのに停
止命令をフェッチしてしまうときに大きな問題が生じる
ことがある。例えば、マイコンの発振時での停止命令の
取り出しである。ＣＰＵの暴走時に発振停止命令が取り
出されてその処理が実行されてしまうと、例えば、プロ
グラム上の発振機能（ループ繰り返し）によりウオッチ
ドック機能を実現している暴走検知装置においては、暴
走検知機能が停止してしまう危険性がある。また、他の
マイコン機能においても、発振停止状態になれば動作し
なくなってしまうおそれがある。このため、誤ったデー
タフェッチによる停止命令の実行を防止する必要があ
る。

【０００９】そのための構成として、例えば、特開平１
−１２３３３３号公報においては、ＣＰＵの暴走時等に
誤った停止命令が実行されてしまうのを防止するため、
停止命令のワード数を２ワード以上とすることが提案さ
れている。

【００１０】該公報の構成は、ＲＯＭにおいて、予め停
止命令を二つのアドレス“ＰＣ”および“ＰＣ＋１”に
分割して記憶しておき、両方に記憶された命令コード
“停止命令命令コード１”および“停止命令命令コード
２”の両方が連続してフェッチされなければ停止命令信
号を出力しないというものである。例えば、図８に示す
ように、「ＰＣ番地」および「ＰＣ＋１番地」を指定す
ることにより、停止命令コード１，停止命令コード２を
連続して取り出し、これによって停止命令を実行するも
のである。このように、停止命令を２ワード以上で構成
すれば、全ての停止命令の命令コードが連続してフェッ
チされない限り停止命令が実行されることがないため、
誤った停止命令の実行を防止することができる。

【００１１】

【発明が解決しようとする課題】上記の特開平１−１２
３３３３号公報のように、停止命令を２ワード以上で構
成すると、ＣＰＵの暴走等が生じても、停止命令の全ワ
ードが連続してフェッチされる可能性が低いために、誤
った停止命令の実行の確率が非常に低くなる。しかし、
誤った命令コードの取り出しが連続した場合に、停止命
令が実行されてしまうおそれは非常に低い確率ではある
ものの、依然として残っていた。また、上記公報の構成
では、一つの停止命令に対し、複数のワードを備えなけ
ればならなかった。

【００１２】この発明は上記問題点に鑑み、停止命令を
単一のワードで構成した場合でも、フェッチ信号出力後
の段階での誤動作により、誤った停止命令の実行がされ
てしまうのを防止することのできるマイコンを提供する
ことを目的とする。

【００１３】

【課題を解決するための手段】この発明は、所定のＲＯ
Ｍアドレスに停止命令を記憶し、フェッチ信号によって
前記ＲＯＭアドレスが指定されたとき、前記停止命令を
フェッチし、フェッチされた停止命令に基づいて停止命
令実行信号を出力する制御部と、を備えたマイクロコン
ピュータにおいて、前記ＲＯＭアドレスを記憶するアド
レス記憶手段と、フェッチ信号が出力されたとき、該フ
ェッチ信号が指定するＲＯＭアドレスと前記アドレス記
憶手段に記憶されたＲＯＭアドレスとを比較する比較手
段と、前記比較手段により両ＲＯＭアドレスの一致が判
別され、かつ、前記ＲＯＭから停止命令がフェッチされ
たとき、前記停止命令実行信号を出力する手段と、を備
えたことを特徴とする。

【００１４】

【作用】この発明においては、以下のように停止命令実
行信号が出力される。

【００１５】フェッチ信号によって停止命令のＲＯＭア
ドレスが指定された場合には、該ＲＯＭアドレスから停
止命令が取り出される。一方、比較手段は、前記フェッ
チ信号のＲＯＭアドレスと、予め記憶されている停止命
令用のＲＯＭアドレスとを比較する。正常動作の場合に
は、指定されたＲＯＭアドレスが停止命令のＲＯＭアド
レスと一致するため、比較結果として一致信号を出力す
る。このように、停止命令の取り出し、比較手段からの
一致信号の出力、の両方が満たされたときには、停止命
令実行信号が出力される。

【００１６】一方、ＣＰＵの暴走時等に、指定されたＲ
ＯＭアドレスが停止命令に係るものではないにもかかわ
らず、停止命令の命令コードのフェッチ／停止命令信号
のデコードが行われてしまった場合には、比較手段から
一致信号が出力されない。フェッチ信号のＲＯＭアドレ
スと、予め記憶されたＲＯＭアドレスとが一致しないか
らである。したがって、この場合には、たとえ停止命令
の命令コードのフェッチ／停止命令信号のデコードが行
われてしまったとしても、停止命令実行信号が出力され
ることはない。

【００１７】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。

【００１８】図１はこの発明の実施例であるマイコンの
要部ブロック図である。図１では、停止命令処理を実行
する部分を抜き出して示しているが、他部の構成は、図
７と同様であり、また、図１中図６と同一構成部は同一
番号で示している。また、図２は制御部内の一部の構成
を示したブロック図である。

【００１９】この実施例の構成が従来の構成と異なる点
は、ＰＣ８によって指定されたＲＯＭアドレスが制御部
２０に送られ、制御部２０内でアドレス比較が行われる
点である。

【００２０】制御部２０は、図２に示すように、コンペ
ア部２１およびＡＮＤ回路２２を有している。コンペア
部２１にはＲＯＭアドレスが設定されており、そのＲＯ
Ｍアドレスを、前記ＰＣ８から送られたＲＯＭアドレス
と比較する。この比較結果はＡＮＤ回路２２に出力され
る。ＡＮＤ回路２２には、前記コンペア部２１の出力
と、デコーダ２にてデコードされた命令が停止命令であ
る場合に、その信号（停止命令信号）が入力される。

【００２１】図２を参照して、制御部２０内の停止命令
実行信号の出力部分の動作を説明する。

【００２２】コンペア部２１には、停止命令がフェッチ
／デコードされた時のアドレス値（アドレス信号）がア
ドレスバスより入力される。コンペア部２１は、入力さ
れたアドレス値を、停止命令が記憶されている所定のＲ
ＯＭアドレス値と比較する。その結果、両者が一致して
いれば、一致信号をＡＮＤ回路２２へ入力する。ＡＮＤ
回路２２は、該一致信号と、デコーダ２から入力される
停止命令信号の両方が入力されたときにのみ、コントロ
ールバスを介して該当する制御ブロックへ停止命令実行
信号を出力する。

【００２３】したがって、制御ブロックへの停止命令の
実行状態は次のようになる。

【００２４】マイコンが正常に動作している状態で、Ｐ
Ｃ８から停止命令のＲＯＭアドレスを指定するフェッチ
命令が出力された場合を説明する。前記停止命令のＲＯ
Ｍアドレスは、停止命令の命令コードの取り出しを行わ
せるとともに、コンペア部２１に入力される。コンペア
部２１は、該ＲＯＭアドレスを予め設定されているＲＯ
Ｍアドレスと比較するが、この場合にはＲＯＭアドレス
が一致するため、一致信号をＡＮＤ回路２２に出力す
る。一方、ＲＯＭ５から取り出された命令コードは、デ
コーダ２によってデコードされた後、停止命令信号とし
て制御部２０のＡＮＤ回路２２に入力される。ＡＮＤ回
路２２は、この場合、一致信号、停止命令信号の両方が
入力されるため、停止命令実行信号を出力する。なお、
図３は、命令取出サイクルのタイミングを示す図であ
り、停止命令が１つのワードで構成されているため、図
示するように、１回の命令取出サイクルで停止命令を取
り出すことができる。

【００２５】一方、マイコンの暴走等によって停止命令
のフェッチ信号が出力されていないにもかかわらず、停
止命令の命令コードのフェッチ／デコードが行われた場
合には次のようになる。制御部２０内のコンペア部２１
は、停止命令のＲＯＭアドレスが入力されないため、一
致信号を出力しない。一方、停止命令の命令コードが取
り出されてデコードされ、その信号は制御部２０のＡＮ
Ｄ回路２２へと入力される。しかし、ＡＮＤ回路２２で
は、一致信号が入力されないために、停止命令実行信号
を出力しない。したがって、フェッチ／デコードの誤り
により停止命令が実行されてしまうことはない。

【００２６】このようにして、制御ブロックを停止させ
るフェッチ命令がされたときにのみ、停止命令実行実行
が出力される。

【００２７】上記コンペア部２１の具体的な構成例を示
す。

【００２８】図４は、コンペア部２１の構成例を示す図
であり、コンペア部２１にアドレスデータが予め固定さ
れている例を示している。コンペア部２１は、アドレス
の桁数分の入力端子を有するＡＮＤ回路３１と、ＡＮＤ
回路３１の一部の入力端子に接続されたＮＯＴ回路３２
と、を備えている。ＡＮＤ回路３１は、ＮＯＴ回路３２
を備えない入力端子に“１”が入力され、かつ、ＮＯＴ
回路３２を備える入力端子に“０”が入力されたときに
一致信号“１”を出力する。図３の例では、「１０１０
１１００」が予め記憶されている。このアドレスは、誤
った命令の実行を防止する必要のある停止命令を記憶し
ているＲＯＭのアドレスである。

【００２９】図５は、コンペア部２１の他の構成例を示
している。図４に示す例は、アドレスデータがハード的
に固定されている例であるが、図５に示す例では、アド
レスデータをソフト的に適宜設定できるようにしてい
る。ＡＮＤ回路４１の各入力端子には、排他的ＯＲ回路
４２が接続され、該排他的ＮＯＲ回路４２には、レジス
タ４３に設定されているレジスタ信号と、アドレスバス
からのアドレス信号とが入力される。そして、両信号の
比較結果がＡＮＤ回路４１へ入力される。例えば、いま
レジスタ４３に「１０１０１１００」が設定されている
とすると、アドレス信号として「１０１０１１００」が
入力されると、排他的ＮＯＲの出力信号が全て“１”と
なるから、ＡＮＤ回路４１から一致信号“１”が出力さ
れる。この構成において、レジスタ４３に設定するデー
タ（ＲＯＭアドレス）は、スイッチ等を用いて半固定的
に設定してもよいし、また、マイコンへの電源投入時
に、ソフト的に設定されるようにしてもよい。

【００３０】なお、誤った停止命令の実行を防止する必
要のある停止命令の数は、単数または複数の場合がある
が、一つの停止命令の誤った実行を防止する場合には図
２に示したコンペア部２１およびＡＮＤ回路２２を１セ
ットだけ設ければよいが、複数の停止命令の誤った実行
を防止する場合には、個々に対してコンペア部２１およ
びＡＮＤ回路２２をそれぞれ備え、個々のコンペア部に
該当する停止命令を記憶したＲＯＭアドレスを設定す
る。

【００３１】

【発明の効果】この発明によれば、ＣＰＵの暴走時等
に、ＲＯＭからの命令信号の取り出しに支障が生じて誤
った命令信号の取り出しが行われてしまった場合でも、
その命令信号により直ちに停止命令実行信号が出力され
てしまうことがなく、フェッチ信号の指定アドレスの確
認をしてから停止命令実行信号が出力される。これによ
り、停止命令のフェッチ信号が出力されたときにのみ停
止命令実行信号が出力されることになり、ＣＰＵ暴走時
に発振停止状態になってしまう等の問題を防止できる。

【００３２】また、停止命令を複数のワードで構成する
ことなく、誤った停止命令の実行を防止でき、プログラ
ムの簡易化等の利点がある。

【図面の簡単な説明】

【図１】この発明の実施例であるマイコンの要部ブロッ
ク図である。

【図２】同マイコンの制御部内の一部構成を示すブロッ
ク図である。

【図３】同マイコンの停止命令フェッチ時のタイミング
図である。

【図４】同マイコンの比較手段の構成例を示す図であ
る。

【図５】同マイコンの比較手段の他の構成例を示す図で
ある。

【図６】一般的なマイコンの構成例を示すブロック図で
ある。

【図７】一般的なマイコンの命令フェッチ時のタイミン
グを示す図である。

【図８】従来の技術による停止命令フェッチ時のタイミ
ング図である。

【符号の説明】

４ ＲＯＭ ８ プログラムカウンタ（ＰＣ） ２０ 制御部 ２１ コンペア部 ２２ ＡＮＤ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】所定のＲＯＭアドレスに停止命令を記憶
   し、フェッチ信号によって前記ＲＯＭアドレスが指定さ
   れたとき、前記停止命令をフェッチし、フェッチされた
   停止命令に基づいて停止命令実行信号を出力する制御部
   と、を備えたマイクロコンピュータにおいて、 前記ＲＯＭアドレスを記憶するアドレス記憶手段と、 フェッチ信号が出力されたとき、該フェッチ信号が指定
   するＲＯＭアドレスと前記アドレス記憶手段に記憶され
   たＲＯＭアドレスとを比較する比較手段と、 前記比較手段により両ＲＯＭアドレスの一致が判別さ
   れ、かつ、前記ＲＯＭから停止命令がフェッチされたと
   き、前記停止命令実行信号を出力する手段と、 を備えたことを特徴とするマイクロコンピュータ。