JPH10333939A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH10333939A JPH10333939A JP9138139A JP13813997A JPH10333939A JP H10333939 A JPH10333939 A JP H10333939A JP 9138139 A JP9138139 A JP 9138139A JP 13813997 A JP13813997 A JP 13813997A JP H10333939 A JPH10333939 A JP H10333939A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 複雑なブレーク条件の設定ができ、ブレーク
イベント検出からプログラム中断までの遅延を最小化す
るとともに、チップ内に必要なブレーク判定回路を最小
化したデバッグ機能を有するマイクロプロセッサを提供
する。 【解決手段】 外部ブレーク判定回路１４０にブレーク
条件のシーケンスの最終段階手前までの設定を行い、内
蔵のブレーク判定回路１０４にシーケンスの最終段階の
条件を設定する。プログラム実行中プロセッサの動作状
況をモニタして外部ブレーク判定回路１４０に設定され
た条件が成立したときブレークイネーブル入力端子１９
５を介してＡＮＤ回路１０５にブレークイネーブル信号
１２０を入力してマスクをかける。ブレーク判定回路１
０４が最終段階の条件を検出したときＡＮＤ回路１０５
からブレーク信号１２７がＣＰＵ１０１に与えられ、直
ちにプログラムの実行が遅延なく中断される。
イベント検出からプログラム中断までの遅延を最小化す
るとともに、チップ内に必要なブレーク判定回路を最小
化したデバッグ機能を有するマイクロプロセッサを提供
する。 【解決手段】 外部ブレーク判定回路１４０にブレーク
条件のシーケンスの最終段階手前までの設定を行い、内
蔵のブレーク判定回路１０４にシーケンスの最終段階の
条件を設定する。プログラム実行中プロセッサの動作状
況をモニタして外部ブレーク判定回路１４０に設定され
た条件が成立したときブレークイネーブル入力端子１９
５を介してＡＮＤ回路１０５にブレークイネーブル信号
１２０を入力してマスクをかける。ブレーク判定回路１
０４が最終段階の条件を検出したときＡＮＤ回路１０５
からブレーク信号１２７がＣＰＵ１０１に与えられ、直
ちにプログラムの実行が遅延なく中断される。
Description
【０００１】
【発明の属する技術分野】本発明は、プログラムデバッ
グ用のブレークポイント設定機能を有するマイクロプロ
セッサに関する。
グ用のブレークポイント設定機能を有するマイクロプロ
セッサに関する。
【０００２】
【従来の技術】プログラムのデバッグにおいて、メモリ
アクセスのアドレス・データ、実行アドレスなどあらか
じめ設定しておいた条件が成立した時に、デバッグ対象
のプログラムを実行中断（ブレーク）し、モニタプログ
ラムを動作させて、制御レジスタやメモリの値を確認し
てプログラムを解析するデバッグ手法が広くとられてい
る。
アクセスのアドレス・データ、実行アドレスなどあらか
じめ設定しておいた条件が成立した時に、デバッグ対象
のプログラムを実行中断（ブレーク）し、モニタプログ
ラムを動作させて、制御レジスタやメモリの値を確認し
てプログラムを解析するデバッグ手法が広くとられてい
る。
【０００３】プログラムの実行を設定条件に従ってブレ
ークさせる手法として、従来、下記のような３つの方式
がとられてきた。 (1)ブレーク信号入力方式 デバッグ対象のプログラムのブレーク制御を外部ブレー
ク判定回路で行う方式の一つである。この方式のマイク
ロプロセッサの構成を図７に示す。外部ブレーク判定回
路ａ７４０がマイクロプロセッサ７００の外部バス７１
３、７１４、内部バス７１０、７１１、パイプライン状
態７１２などの信号をもとに、ブレーク条件の判定を行
ない、あらかじめ設定したブレーク条件になったとき
に、ブレーク信号７２７をマイクロプロセッサに出力す
る。ブレーク信号７２７によりマイクロプロセッサは実
行中のプログラムを一時中断し、モニタプログラムを動
作させて実行プログラムを解析する。この方式ではブレ
ーク条件の設定などが柔軟かつ容易に行える利点がある
が、後述するように、実際のプログラムの実行停止に遅
延が生じるという問題がある。
ークさせる手法として、従来、下記のような３つの方式
がとられてきた。 (1)ブレーク信号入力方式 デバッグ対象のプログラムのブレーク制御を外部ブレー
ク判定回路で行う方式の一つである。この方式のマイク
ロプロセッサの構成を図７に示す。外部ブレーク判定回
路ａ７４０がマイクロプロセッサ７００の外部バス７１
３、７１４、内部バス７１０、７１１、パイプライン状
態７１２などの信号をもとに、ブレーク条件の判定を行
ない、あらかじめ設定したブレーク条件になったとき
に、ブレーク信号７２７をマイクロプロセッサに出力す
る。ブレーク信号７２７によりマイクロプロセッサは実
行中のプログラムを一時中断し、モニタプログラムを動
作させて実行プログラムを解析する。この方式ではブレ
ーク条件の設定などが柔軟かつ容易に行える利点がある
が、後述するように、実際のプログラムの実行停止に遅
延が生じるという問題がある。
【０００４】(2)ブレークヒット信号出力／ブレーク信
号入力方式 この方式もデバッグ対象のプログラムのブレーク（実行
中断）制御を外部ブレーク判定回路で行う方式の一つで
ある。ブレーク条件の一致信号をマイクロプロセッサか
ら出力し、外部のブレーク制御回路により、複雑に条件
付けを行なって、マイクロプロセッサのブレーク入力端
子に入力する方式であり、特開平０４−１３０９３０号
に記載されたものが知られている。この方式のマイクロ
プロセッサを図９に示す。
号入力方式 この方式もデバッグ対象のプログラムのブレーク（実行
中断）制御を外部ブレーク判定回路で行う方式の一つで
ある。ブレーク条件の一致信号をマイクロプロセッサか
ら出力し、外部のブレーク制御回路により、複雑に条件
付けを行なって、マイクロプロセッサのブレーク入力端
子に入力する方式であり、特開平０４−１３０９３０号
に記載されたものが知られている。この方式のマイクロ
プロセッサを図９に示す。
【０００５】マイクロプロセッサ９００の内蔵メモリ
（キャッシュメモリ）９０３の一単位毎にブレーク情報
ビットを保持する付加ビットメモリ９５４を用意し、内
蔵メモリ９０３への外部メモリ９３０からのデータもし
くは命令のロード時に外部ブレーク判定回路ｃからブレ
ーク要求信号９２１によってブレーク情報を付加ビット
メモリ９５４に設定する。一方、内蔵メモリのアクセス
のたびにブレーク条件一致信号９２３を外部に出力し、
そのブレーク条件一致信号９２３をもとに外部ブレーク
判定回路ｃ９４０により、条件一致回数、並びに他の条
件と組み合わせた結果を算出し、マイクロプロセッサの
ブレーク入力端子９９７に入力する構成になっている。
この方式はブレーク条件をプログラム実行回数やその他
の条件に柔軟に組み合わせて設定できるようになってい
るが、後述するように上記ブレーク信号入力方式同様に
実際のプログラムの実行中断に遅延が生じるという問題
がある。
（キャッシュメモリ）９０３の一単位毎にブレーク情報
ビットを保持する付加ビットメモリ９５４を用意し、内
蔵メモリ９０３への外部メモリ９３０からのデータもし
くは命令のロード時に外部ブレーク判定回路ｃからブレ
ーク要求信号９２１によってブレーク情報を付加ビット
メモリ９５４に設定する。一方、内蔵メモリのアクセス
のたびにブレーク条件一致信号９２３を外部に出力し、
そのブレーク条件一致信号９２３をもとに外部ブレーク
判定回路ｃ９４０により、条件一致回数、並びに他の条
件と組み合わせた結果を算出し、マイクロプロセッサの
ブレーク入力端子９９７に入力する構成になっている。
この方式はブレーク条件をプログラム実行回数やその他
の条件に柔軟に組み合わせて設定できるようになってい
るが、後述するように上記ブレーク信号入力方式同様に
実際のプログラムの実行中断に遅延が生じるという問題
がある。
【０００６】(3)ブレーク制御回路内蔵方式 ブレーク条件を判定する回路をチップに内蔵し、ブレー
ク信号を生成する方式であり、日経エレクトロニクスN
o.623「ICEの全機能内蔵した32ビット1チップマイコ
ン」に記載されたものが知られている。この方式のマイ
クロプロセッサの構成を図８に示す。
ク信号を生成する方式であり、日経エレクトロニクスN
o.623「ICEの全機能内蔵した32ビット1チップマイコ
ン」に記載されたものが知られている。この方式のマイ
クロプロセッサの構成を図８に示す。
【０００７】ブレーク判定回路８０４が内蔵されてお
り、ブレーク判定回路８０４は内部バス８１０、８１１
のバスサイクルや、実行アドレス８１９からのデータを
モニタすることによりプログラムの実行状態を把握し、
あらかじめ設定されているブレーク条件の判定を行な
い、ブレーク条件が成立したときにはブレーク信号８２
７を中央処理ユニット８０１に入力する構成をとってい
る。この方式は条件判断および実行中断割り込みを内蔵
回路で行うために処理遅延は生じない利点があるが、後
述するように複雑な条件設定を行うためには回路規模が
大きくなるという問題がある。
り、ブレーク判定回路８０４は内部バス８１０、８１１
のバスサイクルや、実行アドレス８１９からのデータを
モニタすることによりプログラムの実行状態を把握し、
あらかじめ設定されているブレーク条件の判定を行な
い、ブレーク条件が成立したときにはブレーク信号８２
７を中央処理ユニット８０１に入力する構成をとってい
る。この方式は条件判断および実行中断割り込みを内蔵
回路で行うために処理遅延は生じない利点があるが、後
述するように複雑な条件設定を行うためには回路規模が
大きくなるという問題がある。
【０００８】
【発明が解決しようとする課題】マイクロプロセッサの
プログラム開発においては、ブレークしようとする条件
で直ちに実行を中断し、その時のメモリやレジスタの状
態を確認／検証することがデバッグを行なう上での重要
なポイントであり、ブレーク条件検出からプログラム停
止までの遅延を最小化する、あるいは正確に条件が成立
した時点で中断することが要求されている。
プログラム開発においては、ブレークしようとする条件
で直ちに実行を中断し、その時のメモリやレジスタの状
態を確認／検証することがデバッグを行なう上での重要
なポイントであり、ブレーク条件検出からプログラム停
止までの遅延を最小化する、あるいは正確に条件が成立
した時点で中断することが要求されている。
【０００９】また、特定の実行状態の時のみデバッグを
行なうためには、ブレーク条件は一回の条件成立により
プログラムの実行中断となるだけでは十分でなく、 ・条件１が成立した後に条件２が成立した時に実行中断
するなど、複数の条件が順番に生成した時に実行中断す
る、シーケンシャルブレーク条件。
行なうためには、ブレーク条件は一回の条件成立により
プログラムの実行中断となるだけでは十分でなく、 ・条件１が成立した後に条件２が成立した時に実行中断
するなど、複数の条件が順番に生成した時に実行中断す
る、シーケンシャルブレーク条件。
【００１０】・条件１がｎ回発生した時に実行中断す
る、回数ブレーク条件。 ・回数条件とシーケンシャル条件との組み合わせブレー
ク条件。 など、複雑なシーケンスにおけるブレーク条件の設定が
必要である。
る、回数ブレーク条件。 ・回数条件とシーケンシャル条件との組み合わせブレー
ク条件。 など、複雑なシーケンスにおけるブレーク条件の設定が
必要である。
【００１１】しかしながら、マイクロプロセッサの動作
クロック周波数は、年々上昇しており、相対的にチップ
外部との入出力に関わる遅延の比重が大きくなってきて
いる。
クロック周波数は、年々上昇しており、相対的にチップ
外部との入出力に関わる遅延の比重が大きくなってきて
いる。
【００１２】そのため、従来例(1)であげた「ブレーク
信号入力方式」、及びその拡張である従来例(2)「ブレ
ークヒット信号出力／ブレーク信号入力方式」では、ブ
レーク信号が外部ブレーク判定回路からチップに入力さ
れてから実際にマイクロプロセッサが割り込みを受理す
るまで、数クロックの遅延が生じ、設定したブレーク条
件の時点から遅れてしまうという不都合が生じるように
なった。図１０に、外部からブレーク信号を入力する場
合の、ブレーク条件検出からプログラム実行中断までの
タイミングを示す。チップ外部に実行状態の信号が出る
ための遅延と、外部ブレーク判定回路からブレーク信号
がチップ内部に入力されてから実際に停止するまでの遅
延のために、停止したい実行アドレスＥで停止せず、Ｇ
になってから停止していることが分かる。
信号入力方式」、及びその拡張である従来例(2)「ブレ
ークヒット信号出力／ブレーク信号入力方式」では、ブ
レーク信号が外部ブレーク判定回路からチップに入力さ
れてから実際にマイクロプロセッサが割り込みを受理す
るまで、数クロックの遅延が生じ、設定したブレーク条
件の時点から遅れてしまうという不都合が生じるように
なった。図１０に、外部からブレーク信号を入力する場
合の、ブレーク条件検出からプログラム実行中断までの
タイミングを示す。チップ外部に実行状態の信号が出る
ための遅延と、外部ブレーク判定回路からブレーク信号
がチップ内部に入力されてから実際に停止するまでの遅
延のために、停止したい実行アドレスＥで停止せず、Ｇ
になってから停止していることが分かる。
【００１３】一方、従来例(3)においては、ブレーク判
定回路がチップ内部にあるため、ブレーク条件検出から
プログラム停止までの遅延時間を最小化することができ
るが、複雑なシーケンスにおけるブレーク条件を実現し
ようとすれば、回路規模が大きくなるためチップ面積の
増大を招くという問題があり、実装できる回路面積に制
限がある場合には、単純なブレーク条件しか設定できな
い。
定回路がチップ内部にあるため、ブレーク条件検出から
プログラム停止までの遅延時間を最小化することができ
るが、複雑なシーケンスにおけるブレーク条件を実現し
ようとすれば、回路規模が大きくなるためチップ面積の
増大を招くという問題があり、実装できる回路面積に制
限がある場合には、単純なブレーク条件しか設定できな
い。
【００１４】本発明は、マイクロプロセッサの動作周波
数が上昇しても、複雑なシーケンスのブレーク条件にお
けるブレークイベント検出からプログラム中断までの遅
延を最小化するとともに、チップ内に必要なブレーク判
定回路を最小化したデバッグ機能を有するマイクロプロ
セッサを提供することを目的とする。
数が上昇しても、複雑なシーケンスのブレーク条件にお
けるブレークイベント検出からプログラム中断までの遅
延を最小化するとともに、チップ内に必要なブレーク判
定回路を最小化したデバッグ機能を有するマイクロプロ
セッサを提供することを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に本発明に係るマイクロプロセッサは、ＣＰＵと、ブレ
ーク条件前段を保持する手段とプロセッサの実行状態を
モニタする手段とプロセッサの実行状況が前記ブレーク
条件前段を満たしたときにブレークイネーブル信号を出
力する手段とを備えた外部ブレーク判定回路と、ブレー
ク条件後段を保持する手段とプロセッサの実行状況をモ
ニタする手段とプロセッサの実行状況が前記ブレーク条
件後段を満たしたときにブレーク条件一致信号を出力す
る手段を備えたブレーク判定回路と、前記ブレークイネ
ーブル信号とブレーク条件一致信号を入力としてＣＰＵ
に対してプレーク信号を出力するＡＮＤ回路を備える。
に本発明に係るマイクロプロセッサは、ＣＰＵと、ブレ
ーク条件前段を保持する手段とプロセッサの実行状態を
モニタする手段とプロセッサの実行状況が前記ブレーク
条件前段を満たしたときにブレークイネーブル信号を出
力する手段とを備えた外部ブレーク判定回路と、ブレー
ク条件後段を保持する手段とプロセッサの実行状況をモ
ニタする手段とプロセッサの実行状況が前記ブレーク条
件後段を満たしたときにブレーク条件一致信号を出力す
る手段を備えたブレーク判定回路と、前記ブレークイネ
ーブル信号とブレーク条件一致信号を入力としてＣＰＵ
に対してプレーク信号を出力するＡＮＤ回路を備える。
【００１６】かかる構成により、シーケンシャルブレー
クの前段のブレーク条件検出をチップ外部のブレーク判
定回路で行なうため、複雑な条件を判定する回路をチッ
プ内部に持つ必要がなくなり、チップ内部のブレーク判
定回路の規模を最小化できるとともに、ブレーク条件検
出からプログラム中断にかかる遅延を、チップ内部の遅
延程度にまで最小化できる。
クの前段のブレーク条件検出をチップ外部のブレーク判
定回路で行なうため、複雑な条件を判定する回路をチッ
プ内部に持つ必要がなくなり、チップ内部のブレーク判
定回路の規模を最小化できるとともに、ブレーク条件検
出からプログラム中断にかかる遅延を、チップ内部の遅
延程度にまで最小化できる。
【００１７】本発明に係るマイクロプロセッサは、さら
にプルアップ抵抗を備え、前記ＡＮＤ回路のブレークイ
ネーブル信号の入力を固定保持できることが好ましい。
かかる構成により、プログラムデバックのブレーク条件
が簡単なときには外部ブレーク判定回路を介した処理を
行うことなく、ＡＮＤ回路のマスクを固定することによ
り、内蔵のブレーク判定回路の最終段のブレーク条件の
みによる条件判定が可能となり、簡便で確実なデバック
環境を提供することができる。
にプルアップ抵抗を備え、前記ＡＮＤ回路のブレークイ
ネーブル信号の入力を固定保持できることが好ましい。
かかる構成により、プログラムデバックのブレーク条件
が簡単なときには外部ブレーク判定回路を介した処理を
行うことなく、ＡＮＤ回路のマスクを固定することによ
り、内蔵のブレーク判定回路の最終段のブレーク条件の
みによる条件判定が可能となり、簡便で確実なデバック
環境を提供することができる。
【００１８】本発明に係るマイクロプロセッサは、前記
ブレーク条件前段を保持する手段がブレーク条件を格納
するブレーク条件レジスタであり、前記ブレーク信号を
出力する手段が前記ブレーク条件レジスタの出力値と前
記モニタしたプロセッサの実行状態とを入力とした比較
器であることが好ましい。
ブレーク条件前段を保持する手段がブレーク条件を格納
するブレーク条件レジスタであり、前記ブレーク信号を
出力する手段が前記ブレーク条件レジスタの出力値と前
記モニタしたプロセッサの実行状態とを入力とした比較
器であることが好ましい。
【００１９】かかる構成により、予め設定された実行ア
ドレス値、内部アドレス値、内部データバス値のいずれ
かに一致した場合にブレーク条件一致信号を出力し、プ
ログラムの実行を中断できるという作用を有する。
ドレス値、内部アドレス値、内部データバス値のいずれ
かに一致した場合にブレーク条件一致信号を出力し、プ
ログラムの実行を中断できるという作用を有する。
【００２０】本発明に係るマイクロプロセッサは、前記
外部ブレーク判定回路がさらに前記ブレーク判定回路に
対してブレーク条件を入力する手段を備えることが好ま
しい。
外部ブレーク判定回路がさらに前記ブレーク判定回路に
対してブレーク条件を入力する手段を備えることが好ま
しい。
【００２１】かかる構成により、ブレーク条件の最終段
階を内蔵のブレーク判定回路に対して書き込みすること
ができ、デバック中においてブレーク条件の設定、書き
換えが容易かつ簡便に行うことができる。ブレーク条件
の検出状態に応じて、ブレーク条件の設定を変更するこ
とにより、前記比較器の数以上のブレーク条件数を処理
し、条件一致検出を可能にするという作用を有する。
階を内蔵のブレーク判定回路に対して書き込みすること
ができ、デバック中においてブレーク条件の設定、書き
換えが容易かつ簡便に行うことができる。ブレーク条件
の検出状態に応じて、ブレーク条件の設定を変更するこ
とにより、前記比較器の数以上のブレーク条件数を処理
し、条件一致検出を可能にするという作用を有する。
【００２２】本発明に係るマイクロプロセッサは、前記
ブレーク判定回路がさらに内蔵メモリのアクセス単位毎
に対応するブレーク要求信号をブレーク情報として格納
するブレーク情報記憶領域を備え、前記外部ブレーク判
定回路がさらにブレーク情報記憶領域へのブレーク情報
の書き込み手段を備え、前記内蔵メモリがアクセスされ
た際にブレーク情報記憶領域の対応するブレーク情報を
ブレーク条件一致信号として出力することが好ましい。
ブレーク判定回路がさらに内蔵メモリのアクセス単位毎
に対応するブレーク要求信号をブレーク情報として格納
するブレーク情報記憶領域を備え、前記外部ブレーク判
定回路がさらにブレーク情報記憶領域へのブレーク情報
の書き込み手段を備え、前記内蔵メモリがアクセスされ
た際にブレーク情報記憶領域の対応するブレーク情報を
ブレーク条件一致信号として出力することが好ましい。
【００２３】かかる構成により、内蔵メモリに対する、
命令フェッチ、並びにメモリアクセスによるブレーク条
件を複数箇所に設定でき、かつ、外部のブレーク判定回
路で生成されたシーケンシャルブレーク条件など複雑な
ブレーク条件を組み合わせて、プログラムの実行中断を
可能にするという作用を有する。
命令フェッチ、並びにメモリアクセスによるブレーク条
件を複数箇所に設定でき、かつ、外部のブレーク判定回
路で生成されたシーケンシャルブレーク条件など複雑な
ブレーク条件を組み合わせて、プログラムの実行中断を
可能にするという作用を有する。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１から図６を用いて説明する。 （実施の形態１）図１は本発明の実施形態１に係るマイ
クロプロセッサの回路図を示している。図１においてブ
レーク判定回路１０４は、中央処理ユニット（ＣＰＵ）
１０１からの実行アドレス１１９や内部アドレスバス１
１０、内部データバス１１１からデータを入力し、ブレ
ークすべき条件に一致しているか否かの判定を行ない、
ブレーク条件に一致した場合は、ブレーク条件一致信号
１１８を出力する作用を行うものである。ＡＮＤ回路１
０５は、前記ブレーク条件一致信号１１８と外部ブレー
ク判定回路ａ１４０からのブレークイネーブル信号１２
０とのＡＮＤ出力をＣＰＵ１０１に入力する構成になっ
ている。ブレークイネーブル信号１２０とＡＮＤ回路１
０５により、ブレーク条件一致信号１１８のＣＰＵ入力
をマスクする作用を行なう。
て、図１から図６を用いて説明する。 （実施の形態１）図１は本発明の実施形態１に係るマイ
クロプロセッサの回路図を示している。図１においてブ
レーク判定回路１０４は、中央処理ユニット（ＣＰＵ）
１０１からの実行アドレス１１９や内部アドレスバス１
１０、内部データバス１１１からデータを入力し、ブレ
ークすべき条件に一致しているか否かの判定を行ない、
ブレーク条件に一致した場合は、ブレーク条件一致信号
１１８を出力する作用を行うものである。ＡＮＤ回路１
０５は、前記ブレーク条件一致信号１１８と外部ブレー
ク判定回路ａ１４０からのブレークイネーブル信号１２
０とのＡＮＤ出力をＣＰＵ１０１に入力する構成になっ
ている。ブレークイネーブル信号１２０とＡＮＤ回路１
０５により、ブレーク条件一致信号１１８のＣＰＵ入力
をマスクする作用を行なう。
【００２５】本実施形態に係るマイクロプロセッサで
は、外部ブレーク判定回路ａ１４０がブレーク条件が成
立するための１つ手前の状態までを検出したときにＡＮ
Ｄ回路１０５に対してブレークイネーブル信号を送り、
ＣＰＵへのブレーク信号入力をイネーブルにする。ブレ
ーク条件成立の最後のイベントを内蔵のブレーク判定回
路１０４で検出し、遅延なく直ちにＣＰＵにブレークを
実行させる。プルアップ抵抗１０６は、弱くイネーブル
状態にドライブするのみであり、この実施例においては
ブレークイネーブル信号１２０の作用を阻害しない。本
実施形態に係るマイクロプロセッサの動作例として、実
行アドレス条件がＡ→Ｂ→Ｅと遷移した時にブレークす
るシーケンシャルブレークの条件を設定した場合の動作
タイミングを図６に示す。ＣＰＵ１０１がフェッチした
コードが内部バス出力端子１９２、１９３から、またフ
ェッチされたコードのパイプライン遷移状態がパイプラ
イン状態出力端子１９４から外部ブレーク判定回路ａ１
４０に入力されＣＰＵ１０１の実行アドレスイベントが
検出される。図６に示すようにＣＰＵではＡ→Ｂ→Ｃ→
Ｄ→Ｅとコードが実行されて行く。外部ブレーク判定回
路ａ１４０はＡ→Ｂまでのイベントを検出した場合、ブ
レークイネーブル信号１２０をＡＮＤ回路１０５に入力
し、ブレーク信号入力をイネーブルにする。内蔵のブレ
ーク判定回路１０４はＥのイベントを検出すると直ちに
ブレーク条件一致信号１１８を出力し、ＡＮＤ回路１０
５を介してＣＰＵ１０１にブレーク信号１２７が入力さ
れ、ＣＰＵ１０１のフラグを変化させる実行ステージ前
のデコードステージにおいてプログラムの実行中断が成
立する。
は、外部ブレーク判定回路ａ１４０がブレーク条件が成
立するための１つ手前の状態までを検出したときにＡＮ
Ｄ回路１０５に対してブレークイネーブル信号を送り、
ＣＰＵへのブレーク信号入力をイネーブルにする。ブレ
ーク条件成立の最後のイベントを内蔵のブレーク判定回
路１０４で検出し、遅延なく直ちにＣＰＵにブレークを
実行させる。プルアップ抵抗１０６は、弱くイネーブル
状態にドライブするのみであり、この実施例においては
ブレークイネーブル信号１２０の作用を阻害しない。本
実施形態に係るマイクロプロセッサの動作例として、実
行アドレス条件がＡ→Ｂ→Ｅと遷移した時にブレークす
るシーケンシャルブレークの条件を設定した場合の動作
タイミングを図６に示す。ＣＰＵ１０１がフェッチした
コードが内部バス出力端子１９２、１９３から、またフ
ェッチされたコードのパイプライン遷移状態がパイプラ
イン状態出力端子１９４から外部ブレーク判定回路ａ１
４０に入力されＣＰＵ１０１の実行アドレスイベントが
検出される。図６に示すようにＣＰＵではＡ→Ｂ→Ｃ→
Ｄ→Ｅとコードが実行されて行く。外部ブレーク判定回
路ａ１４０はＡ→Ｂまでのイベントを検出した場合、ブ
レークイネーブル信号１２０をＡＮＤ回路１０５に入力
し、ブレーク信号入力をイネーブルにする。内蔵のブレ
ーク判定回路１０４はＥのイベントを検出すると直ちに
ブレーク条件一致信号１１８を出力し、ＡＮＤ回路１０
５を介してＣＰＵ１０１にブレーク信号１２７が入力さ
れ、ＣＰＵ１０１のフラグを変化させる実行ステージ前
のデコードステージにおいてプログラムの実行中断が成
立する。
【００２６】図３は本発明に係る内蔵のブレーク判定回
路のブロック図を示している。本ブレーク判定回路はプ
ログラムの実行中断の条件を一つ設定するものであり、
デバックの複雑な条件設定の最終段階の条件を格納す
る。図３において、実行アドレスレジスタ３７１、内部
アドレスバスレジスタ３７２、内部データバスレジスタ
３７３に対して、ブレーク条件とするアドレス、データ
を格納する。プログラムデバック中においてブレーク判
定回路は内部アドレスバス、内部データバスおよびＣＰ
Ｕの実行アドレスをそれぞれ比較器３８１〜３８３に取
り込み、前記格納したブレーク条件と比較する。ＡＮＤ
回路３８４は、内部バスのアドレス条件とデータ条件の
論理積を作るもので特定のバス状態の一致信号を生成す
る。さらにＯＲ回路３８５は、実行アドレスの比較出力
と内部バスアドレス／データの比較出力の論理和を作る
もので、どちらかの条件が一致した時に、ブレーク条件
一致信号を出力する作用を行なうものである。
路のブロック図を示している。本ブレーク判定回路はプ
ログラムの実行中断の条件を一つ設定するものであり、
デバックの複雑な条件設定の最終段階の条件を格納す
る。図３において、実行アドレスレジスタ３７１、内部
アドレスバスレジスタ３７２、内部データバスレジスタ
３７３に対して、ブレーク条件とするアドレス、データ
を格納する。プログラムデバック中においてブレーク判
定回路は内部アドレスバス、内部データバスおよびＣＰ
Ｕの実行アドレスをそれぞれ比較器３８１〜３８３に取
り込み、前記格納したブレーク条件と比較する。ＡＮＤ
回路３８４は、内部バスのアドレス条件とデータ条件の
論理積を作るもので特定のバス状態の一致信号を生成す
る。さらにＯＲ回路３８５は、実行アドレスの比較出力
と内部バスアドレス／データの比較出力の論理和を作る
もので、どちらかの条件が一致した時に、ブレーク条件
一致信号を出力する作用を行なうものである。
【００２７】かかる構成により、複雑なブレーク条件で
あっても外部ブレーク判定回路および内蔵のブレーク判
定回路により柔軟に条件を設定することができ、さらに
設定したブレーク条件が成立したとき遅延なくプログラ
ムの実行を中断することができる。それによりプログラ
ムデバックのより柔軟かつ効率的な環境を提供すること
ができる。
あっても外部ブレーク判定回路および内蔵のブレーク判
定回路により柔軟に条件を設定することができ、さらに
設定したブレーク条件が成立したとき遅延なくプログラ
ムの実行を中断することができる。それによりプログラ
ムデバックのより柔軟かつ効率的な環境を提供すること
ができる。
【００２８】（実施の形態２）図２は本発明の実施形態
２に係るマイクロプロセッサの回路図を示している。本
実施形態２は実施形態１に挙げた回路を改良したもので
ある。プログラムのデバックでは設定するブレーク条件
が比較的簡単なものもあり、内蔵のブレーク判定回路の
みで条件設定が可能な場合がある。本実施形態２はかか
る場合に簡便かつ確実な回路構成を提供する。図２にお
いてプルアップ抵抗２０６は、ＡＮＤ回路２０５の一方
の入力２２０をハイレベルに固定する働きをする。ブレ
ーク条件が比較的簡単なものであり、実施形態１で説明
した外部ブレーク判定回路ａを必要としないときに、Ｃ
ＰＵ２０１は設定する条件である実行アドレス２１９を
ブレーク判定回路２０４に設定する。プルアップ抵抗２
０６が接続されているのでＡＮＤ回路２０５のブレーク
イネーブル信号２２０がハイレベルに固定され、ブレー
ク判定回路２０４が条件一致を検出して出力するとＡＮ
Ｄ回路２０５を介してプログラムのブレーク信号がＣＰ
Ｕに入力され、直ちにプログラムの実行中断が行われ
る。
２に係るマイクロプロセッサの回路図を示している。本
実施形態２は実施形態１に挙げた回路を改良したもので
ある。プログラムのデバックでは設定するブレーク条件
が比較的簡単なものもあり、内蔵のブレーク判定回路の
みで条件設定が可能な場合がある。本実施形態２はかか
る場合に簡便かつ確実な回路構成を提供する。図２にお
いてプルアップ抵抗２０６は、ＡＮＤ回路２０５の一方
の入力２２０をハイレベルに固定する働きをする。ブレ
ーク条件が比較的簡単なものであり、実施形態１で説明
した外部ブレーク判定回路ａを必要としないときに、Ｃ
ＰＵ２０１は設定する条件である実行アドレス２１９を
ブレーク判定回路２０４に設定する。プルアップ抵抗２
０６が接続されているのでＡＮＤ回路２０５のブレーク
イネーブル信号２２０がハイレベルに固定され、ブレー
ク判定回路２０４が条件一致を検出して出力するとＡＮ
Ｄ回路２０５を介してプログラムのブレーク信号がＣＰ
Ｕに入力され、直ちにプログラムの実行中断が行われ
る。
【００２９】なお、ブレークイネーブルの論理が負論理
である場合には、プルダウン抵抗を用いることにより、
ブレークイネーブル信号２２０をアクティブ状態に固定
することができる。
である場合には、プルダウン抵抗を用いることにより、
ブレークイネーブル信号２２０をアクティブ状態に固定
することができる。
【００３０】かかる構成により、プログラムデバックの
ブレーク条件が簡単なときには外部ブレーク判定回路を
介した処理を行うことなく、より簡便で確実なデバック
環境を提供することができる。
ブレーク条件が簡単なときには外部ブレーク判定回路を
介した処理を行うことなく、より簡便で確実なデバック
環境を提供することができる。
【００３１】（実施の形態３）図４は本発明の実施形態
３に係るマイクロプロセッサの回路図を示している。本
実施形態３は実施形態１に説明したマイクロプロセッサ
を改良したものであり、図４において、外部ブレーク判
定回路４４０、ブレーク判定回路４０４、ＡＮＤ回路４
０５のそれぞれの基本的構成、基本動作は実施形態１で
説明した外部ブレーク判定回路１４０、ブレーク判定回
路１０４、ＡＮＤ回路１０５と同様である。ブレーク条
件レジスタ４７０は、ロード可能なフリップフロップで
構成されており、外部ブレーク判定回路ａ４４０から、
ブレーク条件設定入力端子４９６を介してブレーク条件
設定信号４２１を入力することができる構成になってい
る。
３に係るマイクロプロセッサの回路図を示している。本
実施形態３は実施形態１に説明したマイクロプロセッサ
を改良したものであり、図４において、外部ブレーク判
定回路４４０、ブレーク判定回路４０４、ＡＮＤ回路４
０５のそれぞれの基本的構成、基本動作は実施形態１で
説明した外部ブレーク判定回路１４０、ブレーク判定回
路１０４、ＡＮＤ回路１０５と同様である。ブレーク条
件レジスタ４７０は、ロード可能なフリップフロップで
構成されており、外部ブレーク判定回路ａ４４０から、
ブレーク条件設定入力端子４９６を介してブレーク条件
設定信号４２１を入力することができる構成になってい
る。
【００３２】かかる構成により、外部ブレーク判定回路
に対して複雑なブレーク条件を設定し、ブレーク条件の
最終段階を内蔵のブレーク判定回路４０４に対して書き
込みすることができ、デバック中においてブレーク条件
の設定、書き換えが容易かつ簡便に行うことができる。
に対して複雑なブレーク条件を設定し、ブレーク条件の
最終段階を内蔵のブレーク判定回路４０４に対して書き
込みすることができ、デバック中においてブレーク条件
の設定、書き換えが容易かつ簡便に行うことができる。
【００３３】（実施の形態４）図５は本発明の実施形態
４に係るマイクロプロセッサの回路図を示している。図
５においてブレーク情報メモリ５５４は内蔵メモリ単位
に対応するブレーク情報の記憶と２回目以降の同じ内蔵
メモリ単位へのアクセスがあった場合に格納されている
ブレーク情報をＡＮＤ回路５０５に対して出力する働き
を行うものである。まず、内蔵メモリアドレスバス５１
５によってアドレス指定され、メモリまたはキャッシュ
５０３に命令またはデータをロードする際に、平行して
外部ブレーク判定回路ｂ５４０からブレーク条件設定信
号入力端子５９６を経由してブレーク条件設定信号によ
り、ブレーク情報メモリ５５４にブレーク条件の最終段
の条件であるブレーク情報が設定される。プログラムの
実行が進み、外部ブレーク判定回路ｂ５４０が前段のブ
レーク条件が成立したと判定したときＡＮＤ回路５０５
にブレークイネーブル信号５２０を出力する。次に２回
目以降の内蔵メモリ５０３に対するアクセスがされた場
合、ブレーク情報メモリ５５４から格納されている対応
するブレーク情報がＡＮＤ回路５０５に対して出力され
る。また、ＯＲ回路５５２は、外部ブレーク条件回路ｂ
のブレーク条件設定信号と、ブレーク情報メモリ５５４
の出力の論理和からブレーク条件一致信号５１８を生成
する作用を有する。
４に係るマイクロプロセッサの回路図を示している。図
５においてブレーク情報メモリ５５４は内蔵メモリ単位
に対応するブレーク情報の記憶と２回目以降の同じ内蔵
メモリ単位へのアクセスがあった場合に格納されている
ブレーク情報をＡＮＤ回路５０５に対して出力する働き
を行うものである。まず、内蔵メモリアドレスバス５１
５によってアドレス指定され、メモリまたはキャッシュ
５０３に命令またはデータをロードする際に、平行して
外部ブレーク判定回路ｂ５４０からブレーク条件設定信
号入力端子５９６を経由してブレーク条件設定信号によ
り、ブレーク情報メモリ５５４にブレーク条件の最終段
の条件であるブレーク情報が設定される。プログラムの
実行が進み、外部ブレーク判定回路ｂ５４０が前段のブ
レーク条件が成立したと判定したときＡＮＤ回路５０５
にブレークイネーブル信号５２０を出力する。次に２回
目以降の内蔵メモリ５０３に対するアクセスがされた場
合、ブレーク情報メモリ５５４から格納されている対応
するブレーク情報がＡＮＤ回路５０５に対して出力され
る。また、ＯＲ回路５５２は、外部ブレーク条件回路ｂ
のブレーク条件設定信号と、ブレーク情報メモリ５５４
の出力の論理和からブレーク条件一致信号５１８を生成
する作用を有する。
【００３４】なお、以上の説明において、ＡＮＤ回路と
ＯＲ回路を用いて論理回路を構成した部分に関しては同
様の論理が実現できれば、他の論理回路により構成して
も良い。また、比較器に用いて構成した部分に関しても
同様の比較が実現できれば、大小比較器による領域指定
や、特定のビットをマスクする比較器であっても良い。
また、ブレーク条件レジスタをロード可能なフリップフ
ロップで構成したが、ラッチや、シフトレジスタによっ
て構成しても良い。
ＯＲ回路を用いて論理回路を構成した部分に関しては同
様の論理が実現できれば、他の論理回路により構成して
も良い。また、比較器に用いて構成した部分に関しても
同様の比較が実現できれば、大小比較器による領域指定
や、特定のビットをマスクする比較器であっても良い。
また、ブレーク条件レジスタをロード可能なフリップフ
ロップで構成したが、ラッチや、シフトレジスタによっ
て構成しても良い。
【００３５】
【発明の効果】本発明に係るマイクロプロセッサよれ
ば、複雑なブレーク条件でのプログラム中断においても
チップに内蔵するブレーク判定回路を最少限にし、回路
面積を抑えることができ、かつブレーク条件検出からプ
ログラム中断までの遅延時間をチップ内部の遅延にまで
最小化できるという有利な効果が得られる。
ば、複雑なブレーク条件でのプログラム中断においても
チップに内蔵するブレーク判定回路を最少限にし、回路
面積を抑えることができ、かつブレーク条件検出からプ
ログラム中断までの遅延時間をチップ内部の遅延にまで
最小化できるという有利な効果が得られる。
【図１】本発明の実施形態１に係るマイクロプロセッサ
の回路図
の回路図
【図２】本発明の実施形態２に係るマイクロプロセッサ
の回路図
の回路図
【図３】本発明におけるブレーク判定回路のブロック図
【図４】本発明の実施形態３におけるマイクロプロセッ
サの回路図
サの回路図
【図５】本発明の実施形態４におけるマイクロプロセッ
サの回路図
サの回路図
【図６】本発明のマイクロプロセッサによるブレーク条
件検出から実行中断までのタイミング図
件検出から実行中断までのタイミング図
【図７】従来のブレーク信号入力方式によるマイクロプ
ロセッサの回路図
ロセッサの回路図
【図８】従来のブレーク制御回路内蔵方式によるマイク
ロプロセッサの回路図
ロプロセッサの回路図
【図９】従来のブレークヒット信号出力／ブレーク信号
入力方式によるマイクロプロセッサの回路図
入力方式によるマイクロプロセッサの回路図
【図１０】従来のマイクロプロセッサによるブレーク条
件検出から実行中断までのタイミング図
件検出から実行中断までのタイミング図
１００、２００、４００、５００、７００、８００、９
００ マイクロプロセッサ １０２、２０２、４０２、５０２、７０２、８０２、９
０２ バス制御回路 ５０３、９０３ メモリまたはキャッシュ １０６、２０６ プルアップ抵抗 １１０、２１０、４１０、５１０、７１０、８１０、９
１０ 内部アドレスバス ９１１ 内部データバス １１２、２１２、４１２、５１２、７１２、８１２、９
１２ パイプライン状態 １１３、２１３、４１３、５１３、７１３、８１３、９
１３ 外部アドレスバス １１４、２１４、４１４、５１４、７１４、８１４、９
１４ 外部データバス １１５、２１５、４１５、５１５、７１５、８１５、９
１５ 内部メモリアドレスバス １１６、２１６、４１６、５１６、７１６、８１６、９
１６ 内部メモリデータバス １１８、２１８、４１８、５１８ ブレーク条件一致信
号 １１９、２１９、４１９、８１９ 実行アドレス １２０、２２０、４２０、５２０ ブレークイネーブル
信号 １９０、２９０、４９０、５９０、７９０、８９０、９
９０ 外部アドレスバス出力端子 １９１、２９１、４９１、５９１、７９１、８９１、９
９１ 外部データバス出力端子 １９２、２９２、４９２、５９２、７９２、８９２、９
９２ 内部アドレスバス出力端子 １９３、２９３、４９３、５９３、７９３、８９３、９
９３ 内部データバス出力端子 １９４、２９４、４９４、５９４、７９４、８９４、９
９４ パイプライン状態出力端子 １９５、２９５、４９５、５９５ ブレークイネーブル
信号入力端子 ３７１、３７２、３７３ ブレーク条件レジスタ ４２１、５２１、９２１ ブレーク条件設定信号 ４９６、５９６、９９６ ブレーク条件設定信号入力端
子 ５５４、９５４ ブレーク情報メモリ １２７、２２７、４２７、５２７、７２７、８２７、９
２７ ブレーク信号 ７９７、９９７ ブレーク信号入力端子
００ マイクロプロセッサ １０２、２０２、４０２、５０２、７０２、８０２、９
０２ バス制御回路 ５０３、９０３ メモリまたはキャッシュ １０６、２０６ プルアップ抵抗 １１０、２１０、４１０、５１０、７１０、８１０、９
１０ 内部アドレスバス ９１１ 内部データバス １１２、２１２、４１２、５１２、７１２、８１２、９
１２ パイプライン状態 １１３、２１３、４１３、５１３、７１３、８１３、９
１３ 外部アドレスバス １１４、２１４、４１４、５１４、７１４、８１４、９
１４ 外部データバス １１５、２１５、４１５、５１５、７１５、８１５、９
１５ 内部メモリアドレスバス １１６、２１６、４１６、５１６、７１６、８１６、９
１６ 内部メモリデータバス １１８、２１８、４１８、５１８ ブレーク条件一致信
号 １１９、２１９、４１９、８１９ 実行アドレス １２０、２２０、４２０、５２０ ブレークイネーブル
信号 １９０、２９０、４９０、５９０、７９０、８９０、９
９０ 外部アドレスバス出力端子 １９１、２９１、４９１、５９１、７９１、８９１、９
９１ 外部データバス出力端子 １９２、２９２、４９２、５９２、７９２、８９２、９
９２ 内部アドレスバス出力端子 １９３、２９３、４９３、５９３、７９３、８９３、９
９３ 内部データバス出力端子 １９４、２９４、４９４、５９４、７９４、８９４、９
９４ パイプライン状態出力端子 １９５、２９５、４９５、５９５ ブレークイネーブル
信号入力端子 ３７１、３７２、３７３ ブレーク条件レジスタ ４２１、５２１、９２１ ブレーク条件設定信号 ４９６、５９６、９９６ ブレーク条件設定信号入力端
子 ５５４、９５４ ブレーク情報メモリ １２７、２２７、４２７、５２７、７２７、８２７、９
２７ ブレーク信号 ７９７、９９７ ブレーク信号入力端子
Claims (5)
- 【請求項１】 ＣＰＵと、ブレーク条件前段を保持する
手段とプロセッサの実行状態をモニタする手段とプロセ
ッサの実行状況が前記ブレーク条件前段を満たしたとき
にブレークイネーブル信号を出力する手段とを備えた外
部ブレーク判定回路と、ブレーク条件後段を保持する手
段とプロセッサの実行状況をモニタする手段とプロセッ
サの実行状況が前記ブレーク条件後段を満たしたときに
ブレーク条件一致信号を出力する手段を備えたブレーク
判定回路と、前記ブレークイネーブル信号とブレーク条
件一致信号を入力としてＣＰＵに対してプレーク信号を
出力するＡＮＤ回路とを備えたマイクロプロセッサ。 - 【請求項２】 さらに、前記ＡＮＤ回路のブレークイネ
ーブル信号の入力ラインにプルアップ抵抗を備えた請求
項１に記載のマイクロプロセッサ。 - 【請求項３】 前記ブレーク条件前段を保持する手段が
ブレーク条件を格納するブレーク条件レジスタであり、
前記ブレーク信号を出力する手段が前記ブレーク条件レ
ジスタの出力値と前記モニタしたプロセッサの実行状態
とを入力とした比較器である請求項１に記載のマイクロ
プロセッサ。 - 【請求項４】 前記外部ブレーク判定回路がさらに前記
ブレーク判定回路に対してブレーク条件を入力する手段
を備えた請求項１に記載のマイクロプロセッサ。 - 【請求項５】 前記ブレーク判定回路がさらに内蔵メモ
リのアクセス単位毎に対応するブレーク要求信号をブレ
ーク情報として格納するブレーク情報記憶領域を備え、
前記外部ブレーク判定回路がさらにブレーク情報記憶領
域へのブレーク情報の書き込み手段を備え、前記内蔵メ
モリがアクセスされた際にブレーク情報記憶領域の対応
するブレーク情報をブレーク条件一致信号として出力す
る請求項１に記載のマイクロプロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13813997A JP3397230B2 (ja) | 1997-05-28 | 1997-05-28 | デバッグシステム |
| US09/084,511 US6158023A (en) | 1997-05-28 | 1998-05-26 | Debug apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13813997A JP3397230B2 (ja) | 1997-05-28 | 1997-05-28 | デバッグシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10333939A true JPH10333939A (ja) | 1998-12-18 |
| JP3397230B2 JP3397230B2 (ja) | 2003-04-14 |
Family
ID=15214920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13813997A Expired - Fee Related JP3397230B2 (ja) | 1997-05-28 | 1997-05-28 | デバッグシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6158023A (ja) |
| JP (1) | JP3397230B2 (ja) |
Cited By (2)
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|---|---|---|---|---|
| JP2010541067A (ja) * | 2007-09-28 | 2010-12-24 | フリースケール セミコンダクター インコーポレイテッド | デバッグイベントを監視するためのシステム及び方法 |
| JP2021140678A (ja) * | 2020-03-09 | 2021-09-16 | 株式会社東芝 | 情報処理装置 |
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| US20040019828A1 (en) * | 2002-07-25 | 2004-01-29 | Gergen Joseph P. | Method and apparatus for debugging a data processing system |
| US7013409B2 (en) * | 2002-07-25 | 2006-03-14 | Freescale Semiconductor, Inc. | Method and apparatus for debugging a data processing system |
| US7107489B2 (en) * | 2002-07-25 | 2006-09-12 | Freescale Semiconductor, Inc. | Method and apparatus for debugging a data processing system |
| US7360117B1 (en) * | 2002-10-24 | 2008-04-15 | Verisilicon Holdings (Cayman Islands) Co. Ltd. | In-circuit emulation debugger and method of operation thereof |
| US7107394B2 (en) * | 2003-03-28 | 2006-09-12 | Hewlett-Packard Development Company, L.P. | Apparatus for capturing data on a debug bus |
| JP2005070950A (ja) * | 2003-08-21 | 2005-03-17 | Sanyo Electric Co Ltd | プログラム処理装置 |
| JP2005070949A (ja) * | 2003-08-21 | 2005-03-17 | Sanyo Electric Co Ltd | プログラム処理装置 |
| JP2009059005A (ja) * | 2007-08-29 | 2009-03-19 | Panasonic Corp | デバッグシステム、デバッグ装置および方法 |
| US9419621B1 (en) | 2015-09-18 | 2016-08-16 | Freescale Semiconductor, Inc. | System on chip and method of operating a system on chip |
| GB2553311B (en) | 2016-08-31 | 2020-05-20 | Advanced Risc Mach Ltd | An apparatus and method for controlling assertion of a trigger signal to processing circuitry |
| JP2018045419A (ja) * | 2016-09-14 | 2018-03-22 | ルネサスエレクトロニクス株式会社 | デバッグシステム、マイクロコンピュータ及びその方法 |
| CN110988605B (zh) * | 2019-12-31 | 2023-03-21 | 深圳友讯达科技股份有限公司 | 一种故障录波采样系统及采样方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04130930A (ja) * | 1990-09-21 | 1992-05-01 | Nec Ic Microcomput Syst Ltd | エミュレーションｃｐｕ |
| JPH0566965A (ja) * | 1991-09-06 | 1993-03-19 | Hitachi Ltd | ブレーク信号生成手段、評価用論理ｌｓｉおよびそのレジスタおよびマスクビツト |
| US5740413A (en) * | 1995-06-19 | 1998-04-14 | Intel Corporation | Method and apparatus for providing address breakpoints, branch breakpoints, and single stepping |
| US6065078A (en) * | 1997-03-07 | 2000-05-16 | National Semiconductor Corporation | Multi-processor element provided with hardware for software debugging |
-
1997
- 1997-05-28 JP JP13813997A patent/JP3397230B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-26 US US09/084,511 patent/US6158023A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010541067A (ja) * | 2007-09-28 | 2010-12-24 | フリースケール セミコンダクター インコーポレイテッド | デバッグイベントを監視するためのシステム及び方法 |
| JP2021140678A (ja) * | 2020-03-09 | 2021-09-16 | 株式会社東芝 | 情報処理装置 |
| US11888990B2 (en) | 2020-03-09 | 2024-01-30 | Kabushiki Kaisha Toshiba | Information processing device controlling analysis of a program being executed based on a result of verification of an analysis program |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3397230B2 (ja) | 2003-04-14 |
| US6158023A (en) | 2000-12-05 |
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