JPH04130930A - エミュレーションｃｐｕ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はエミュレーションＣＰＵに関し、特にキュッシ
ュメモリを内蔵するマイクロコンピュータのシステム開
発用のエミュレーションＣＰＵの機能の拡張に関する。

〔従来の技術〕

従来のキャッシュメモリ内蔵のマイクロコンピュータに
中断情報をもたせるエミュレーションＣＰＵは一般に第
２図の構成になっている。

第２図において、命令実行部２１０から次に実行する命
令データのアドレスが内部アドレスバスｂ２１３を介し
、アドレス管理回路２１１に送られる。ここでは前記ア
ドレスの値がキャッシュメモリ２０５に登録されている
か、そうでないかが登録されており、有効な場合は内部
アドレスバスａ２０８を介し、キャッシュメモリ２０５
に相当アドレスを出力し、命令データを命令データ格納
領域２１２から内部データバスａ２０７を介し、直接命
令実行部２１０へ取り込まれる。このとき同時にこの命
令実行時、以後の命令を中断する′１”　しない“０′
”という中断信号Ｃ２１８が中断情報格納領域２０６か
らＯＲ回路２１５を介し、中断信号ｄ２１９として命令
実行部２１０へ取り込まれる。

また、アドレス管理回路２１１において、アドレスバス
ｂ２１３から与えられたキャッシュメモリ２０５の相当
アドレスが無効の場合、以後有効となるように登録を変
更し、マイクロコンピュータ外部のメモリをアクセスす
るため外部アドレスバス２０１を介しアドレスを出力す
る。

外部メモリからは、外部データバス２０２、外部バス制
御回路２０４、内部データバス２０７を介し、キャッシ
ュメモリ２０５内の命令データ格納領域２１２に取り込
まれる一方、命令実行部２１０へも取り込まれる。この
とき同様にして外部からの中断信号ａ２０３も、外部バ
ス制御回路２０４、中断信号ｂ２１４を介し、キャッシ
ュメモリ２０５内の中断情報格納領域２０６へ取り込ま
れるが、同時に外部バス制御回路２０４、ＯＲ回路２１
５と節点Ｎを介し、中断信号ｄ２１９として命令実行部
２１０に取り込まれる。

以上の動作により、エミュレーションＣＰＵは、外部メ
モリからの直接データ取り込み時及び、すでにキャッシ
ュメモリに取り込まれた命令データの実行時の両方の条
件において、実行の中断を実現できる。

〔発明が解決しようとする課題〕

上述した従来のエミュレーションＣＰＵでは、内部の命
令実行部が直接キヤ・ンシュメモリ内の命令データを実
行し、かつどの命令コードが実施されようとしているか
という情報を取り込む場合においても、外部から命令を
取り込む場合と同様に実行中断が可能となる。

しかし命令データのキャッシュメモリからの中断信号は
エミュレーションＣＰＵの外部に出力されなかった。従
って本エミュレーションＣＰＵに対し実行の複雑な組合
せができる機能を、マイクロコンピュータ開発支援装置
上で付加できないという欠点があった。

〔課題を解決するための手段〕

本発明のエミュレーションＣＰＵは、命令実行部との間
にキャッシュメモリを有するマイクロコンピュータに、
前記命令実行部を中断させる中断回路と、前記キャッシ
ュメモリの１単位毎に外部より中断要求信号を中断情報
として格納する場所を有し、前記中断情報をマイクロコ
ンピュータ用の中断手段として使用する制御回路をもつ
エミュレーションＣＰＵにおいて、前記キャッシュメモ
リ内の中断情報を回路の外部へ出力する中断信号出力端
子と、エミュレーションＣＰＵ外部から中断信号を中断
回路に入力する中断信号入力端子を有して構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の一実施例のブロック図である。

従来の中断信号を直接命令実行部１１０へ入力する方法
に対し、ＯＲ回路１１５からの中断信号ｄ１１９を切り
はなすために節点Ｎを分離して外部へ出力する中断信号
出力端子１１６と、外部から命令実行部１１０に直接中
断信号を取り込ませる中断信号入力端子１１７を付加し
ている。このことにより中断信号出力端子１１６と中断
信号入力端子１１７の間にカウンタなどの外部回路を入
れることにより各種の命令実行機能の追加が可能となる
。

第３図は、本発明のエミュレーションＣＰＵを用いた開
発支援装置の効果を説明するための第１の応用例として
、特定の命令が数回実施されたら実行中断するという機
能を付加した例である。

本応用例では、メモリ３０３にマイクロコンピュータの
実行すべき、プログラムが格納されているものとする。

メモリ３０Ｂ内のプログラムの特定のアドレス値を、中
断アドレス設定回路３０５にあらかじめ設定しておくこ
とにより、実行中断機能を与える。

エミュレーションＣＰＵ３０１は初期の状態ではキャッ
シュメモリ内には命令データか未登録のため、命令デー
タを外部メモリから取り込まなければならない。

そこでメモリ３０３に対しアドレスバス３０２を介し、
アドレスを出力し、命令データがデータバス３０４を介
しエミュレーションＣＰＵ３０１のキャッシュメモリに
取り込まれる。

またこのとき同時に前記アドレスがアドレス比較回路３
０７にも取り込まれる。

アドレス比較回路３０７にはすでに被比較アドレスが、
中断アドレス設定信号３０６を介し入力されていて、ア
ドレスバ３０２に入力されるアドレスと、あらかじめ中
断アドレス設定信号３０６を介して設定された被比較ア
ドレスが一致した場合、中断するという信号を中断信号
ａ３０８を介しエミュレーションＣＰＵ３０１へ入力す
る。

入力された中断信号は中断信号出力端子３１６に出力さ
れると同時に、エミュレーションＣＰＵ３０１内のキャ
ッシュメモリの中断情報領域にも取り込まれる。また１
度キャッシュメモリに取り込まれた命令データが再度実
行される場合、そのメモリ内におけるアドレスが中断ア
ドレスであった場合、すでに登録されている中断情報が
中断信号出力端子３１６へ出力される。

このように中断信号出力端子３１６からは、中断アドレ
スに対応する命令が実行されるたびに、実行中断を示す
１”が出力される。

この中断信号出力端子３１６からの出力は、カウンタ回
路３０９に取り込まれ中断回数が計数される。ここでカ
ウンタ回路３０９へは、あらかじめ期待する回数が設定
されており、その回数中断信号出力端子３１６から信号
が入力されたとき、カウンタ回路は中断信号入力端子３
１７へ中断信号を入力し、マイクロコンピュータ３０１
は実行を中断する。

第４図は中断出力端子４１６と中断入力端子４１７間に
遅延回路４０９を結線し、遅延時間を零にすれば従来の
方式と同様の効果が得られる応用回路のブロック図であ
る。

〔発明の効果〕

以上、説明したように本発明は、内部キャッシュメモリ
の実行と同期して、リアルタイムで実行を中断し、実行
の複雑な組合せが付加できるという効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は従来
のマイクロコンピュータの一例のプロツメｐ第３．第４
図は本発明の詳細な説明するなめに示す応用回路のブロ
ック図である。 １０１・・・外部アドレスバス、１０２・・・外部デー
タバス、１０３・・・中断信号ａ、１０４・・・外部バ
ス制御回路、１０５・・・キャッシュメモリ、１０６・
・・中断情報格納領域、１０７・・・内部データバスａ
、１０８・・・内部アドレスバスａ、１１０・・・命令
実行部、１１１・・・アドレス管理回路、１１２・・・
命令データ格納領域、１１３・・・内部アドレスバスｂ
、１１４・・・中断信号ｂ、１１５・・・ＯＲ回路、１
１６・・・中断信号出力端子、１１７・・・中断信号入
力端子、１１８・・・中断信号Ｃ１１１９・・・中断信
号ｄ、３０１．４０１・・・エミュレーションＣＰＵ。

Claims (1)

【特許請求の範囲】
1. 命令実行部との間にキュッシュメモリを有するマイクロ
   コンピュータに、前記命令実行部を中断させる中断回路
   と、前記キャッシュメモリの１単位毎に外部より中断要
   求信号を中断情報として格納する場所を有し、前記中断
   情報をマイクロコンピュータ用の中断手段として使用す
   る制御回路をもつエミュレーションＣＰＵにおいて、前
   記キャッシュメモリ内の中断情報を回路の外部へ出力す
   る中断信号出力端子と、エミュレーションＣＰＵ外部か
   ら中断信号を中断回路に入力する中断信号入力端子を有
   することを特徴とするエミュレーションＣＰＵ。