JPH05250250A - デュアルポートｒａｍのアクセス制御方法 - Google Patents
デュアルポートｒａｍのアクセス制御方法Info
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- JPH05250250A JPH05250250A JP4046797A JP4679792A JPH05250250A JP H05250250 A JPH05250250 A JP H05250250A JP 4046797 A JP4046797 A JP 4046797A JP 4679792 A JP4679792 A JP 4679792A JP H05250250 A JPH05250250 A JP H05250250A
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- port ram
- cpu
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Abstract
(57)【要約】
【目的】二つのマイクロコンピュータが１個のデュアル
ポートＲＡＭをアクセスするコンピュータシステムにお
いてソフトウエアによる汎用性のあるデュアルポートＲ
ＡＭのアクセス制御方法を実現する。 【構成】デュアルポートＲＡＭをアクセスするときＣＰ
Ｕ−ＡはフラグＡを、ＣＰＵ−ＢはフラグＢを“１”と
し、アクセスしないときは“０”とする。ＣＰＵ−Ａは
周期Ｔ毎にフラグＢを調べフラグＢが“１”ならアクセ
スせず“０”ならアクセスする。ＣＰＵ−Ｂは周期Ｔ／
２毎に計数をなし計数値が２なら計数値を０にしてアク
セスせず、計数値が０か１ならフラグＡを調べフラグＡ
が“１”ならアクセスせず“０”ならフラグＢを“１”
にして再度フラグＡを調べフラグＡが“１”なら計数値
を０としてアクセスせず“０”ならアクセスする。
ポートＲＡＭをアクセスするコンピュータシステムにお
いてソフトウエアによる汎用性のあるデュアルポートＲ
ＡＭのアクセス制御方法を実現する。 【構成】デュアルポートＲＡＭをアクセスするときＣＰ
Ｕ−ＡはフラグＡを、ＣＰＵ−ＢはフラグＢを“１”と
し、アクセスしないときは“０”とする。ＣＰＵ−Ａは
周期Ｔ毎にフラグＢを調べフラグＢが“１”ならアクセ
スせず“０”ならアクセスする。ＣＰＵ−Ｂは周期Ｔ／
２毎に計数をなし計数値が２なら計数値を０にしてアク
セスせず、計数値が０か１ならフラグＡを調べフラグＡ
が“１”ならアクセスせず“０”ならフラグＢを“１”
にして再度フラグＡを調べフラグＡが“１”なら計数値
を０としてアクセスせず“０”ならアクセスする。
Description
【０００１】
【産業上の利用分野】本発明は、二つのマイクロコンピ
ュータが１個のデュアルポートＲＡＭをアクセスするコ
ンピュータシステムにおけるデュアルポートＲＡＭのア
クセス制御方法に関する。
ュータが１個のデュアルポートＲＡＭをアクセスするコ
ンピュータシステムにおけるデュアルポートＲＡＭのア
クセス制御方法に関する。
【０００２】
【従来の技術】従来より、マイクロコンピュータシステ
ムにおけるメモリデバイスとして、デュアルポートＲＡ
Ｍがある。デュアルポートＲＡＭは、アドレス用入力ポ
ートとデータ用入出力ポートとをそれぞれ二組有するこ
とにより、二つのＣＰＵ（マイクロコンピュータ）から
アクセスが可能であるため、一方のＣＰＵから他方のＣ
ＰＵへデータを転送する等の目的で使用される。
ムにおけるメモリデバイスとして、デュアルポートＲＡ
Ｍがある。デュアルポートＲＡＭは、アドレス用入力ポ
ートとデータ用入出力ポートとをそれぞれ二組有するこ
とにより、二つのＣＰＵ（マイクロコンピュータ）から
アクセスが可能であるため、一方のＣＰＵから他方のＣ
ＰＵへデータを転送する等の目的で使用される。
【０００３】
【発明が解決しようとする課題】ところで、上記のよう
に、二つのＣＰＵで１個のデュアルポートＲＡＭをアク
セスする場合、一方のＣＰＵのデータ書き込み動作と他
方のＣＰＵのデータ書き込み動作または読み出し動作と
が同時に行われると、データの書き込みまたは読み出し
が正しく行われないという問題が発生する。
に、二つのＣＰＵで１個のデュアルポートＲＡＭをアク
セスする場合、一方のＣＰＵのデータ書き込み動作と他
方のＣＰＵのデータ書き込み動作または読み出し動作と
が同時に行われると、データの書き込みまたは読み出し
が正しく行われないという問題が発生する。
【０００４】この問題を解決するためには、ハードウエ
アにより専用インターロックを構成してアクセスが重複
して同時に起きることがないように制御することが考え
られる。しかしながら、このようにハードウエアにより
専用インターロックを構成するのでは、回路が複雑とな
るため工数が増加して生産効率が低下し、コストの上昇
を招くという問題がある。また、デュアルポートＲＡＭ
を新たに設計する度に専用インターロックも設計し直さ
ねばならないため、手数がかかって設計効率が低下する
という問題もある。
アにより専用インターロックを構成してアクセスが重複
して同時に起きることがないように制御することが考え
られる。しかしながら、このようにハードウエアにより
専用インターロックを構成するのでは、回路が複雑とな
るため工数が増加して生産効率が低下し、コストの上昇
を招くという問題がある。また、デュアルポートＲＡＭ
を新たに設計する度に専用インターロックも設計し直さ
ねばならないため、手数がかかって設計効率が低下する
という問題もある。
【０００５】本発明の目的は、ソフトウエアによる汎用
性のあるデュアルポートＲＡＭのアクセス制御方法を実
現することである。
性のあるデュアルポートＲＡＭのアクセス制御方法を実
現することである。
【０００６】
【課題を解決するための手段および作用】本発明の手段
作用は次の通りである。本発明は、二つのマイクロコン
ピュータにより１個のデュアルポートＲＡＭをアクセス
するマイクロコンピュータシステムにおけるデュアルポ
ートＲＡＭのアクセス制御方法に適用される。
作用は次の通りである。本発明は、二つのマイクロコン
ピュータにより１個のデュアルポートＲＡＭをアクセス
するマイクロコンピュータシステムにおけるデュアルポ
ートＲＡＭのアクセス制御方法に適用される。
【０００７】請求項１記載の発明では、第１のアクセス
手段１は、上記デュアルポートＲＡＭをアクセスする。
第２のアクセス手段２は、上記デュアルポートＲＡＭを
アクセスする。第１の要求手段３は、第１のアクセス手
段１による上記デュアルポートＲＡＭに対するアクセス
権を要求する。第２の要求手段４は、第２のアクセス手
段２による上記デュアルポートＲＡＭに対するアクセス
権を要求する。
手段１は、上記デュアルポートＲＡＭをアクセスする。
第２のアクセス手段２は、上記デュアルポートＲＡＭを
アクセスする。第１の要求手段３は、第１のアクセス手
段１による上記デュアルポートＲＡＭに対するアクセス
権を要求する。第２の要求手段４は、第２のアクセス手
段２による上記デュアルポートＲＡＭに対するアクセス
権を要求する。
【０００８】そして、第１のアクセス手段１は、一定周
期Ｔ毎に第２の要求手段４がアクセス権を要求している
か否かを判別し、第２の要求手段４がアクセス権を要求
しているときは上記デュアルポートＲＡＭをアクセスせ
ず、第２の要求手段４がアクセス権を要求していないと
きは第１の要求手段３によるアクセス権の要求を行った
後上記デュアルポートＲＡＭをアクセスする。
期Ｔ毎に第２の要求手段４がアクセス権を要求している
か否かを判別し、第２の要求手段４がアクセス権を要求
しているときは上記デュアルポートＲＡＭをアクセスせ
ず、第２の要求手段４がアクセス権を要求していないと
きは第１の要求手段３によるアクセス権の要求を行った
後上記デュアルポートＲＡＭをアクセスする。
【０００９】請求項２記載の発明では、第２のアクセス
手段２は、計数手段５を有し、上記一定周期Ｔより小さ
い周期で計数手段５の計数値を参照し、参照した値が所
定値以上の時は計数手段５の計数値を「０」にすると共
に第２の要求手段４によるアクセス権の要求を行わずか
つ上記デュアルポートＲＡＭをアクセスせず、一方、計
数手段５の計数値が上記所定値より小さい時はさらに第
１の要求手段３によるアクセス権の要求がなされている
か否かを判別し、この判別時点において第１の要求手段
３によるアクセス権の要求がなされているときは、計数
手段５の計数値を「０」にして上記デュアルポートＲＡ
Ｍをアクセスせず、上記判別時点において第１の要求手
段３によるアクセス権の要求がなされていないときは第
２の要求手段４によるアクセス権の要求を行った後再び
第１の要求手段３によるアクセス権の要求がなされてい
るか否か判別し、この判別で第１の要求手段３によるア
クセス権の要求がなされている場合は計数手段５の計数
値を「０」にすると共に第２の要求手段４によるアクセ
ス権の要求を解除して上記デュアルポートＲＡＭをアク
セスせず、上記判別で第１の要求手段３によるアクセス
権の要求がなされていない場合は計数手段５の計数値を
「１」加算してデュアルポートＲＡＭをアクセスする。
手段２は、計数手段５を有し、上記一定周期Ｔより小さ
い周期で計数手段５の計数値を参照し、参照した値が所
定値以上の時は計数手段５の計数値を「０」にすると共
に第２の要求手段４によるアクセス権の要求を行わずか
つ上記デュアルポートＲＡＭをアクセスせず、一方、計
数手段５の計数値が上記所定値より小さい時はさらに第
１の要求手段３によるアクセス権の要求がなされている
か否かを判別し、この判別時点において第１の要求手段
３によるアクセス権の要求がなされているときは、計数
手段５の計数値を「０」にして上記デュアルポートＲＡ
Ｍをアクセスせず、上記判別時点において第１の要求手
段３によるアクセス権の要求がなされていないときは第
２の要求手段４によるアクセス権の要求を行った後再び
第１の要求手段３によるアクセス権の要求がなされてい
るか否か判別し、この判別で第１の要求手段３によるア
クセス権の要求がなされている場合は計数手段５の計数
値を「０」にすると共に第２の要求手段４によるアクセ
ス権の要求を解除して上記デュアルポートＲＡＭをアク
セスせず、上記判別で第１の要求手段３によるアクセス
権の要求がなされていない場合は計数手段５の計数値を
「１」加算してデュアルポートＲＡＭをアクセスする。
【００１０】これにより、ソフトウエアによる汎用性の
あるデュアルポートＲＡＭのアクセス制御方法を実現す
ることができる。
あるデュアルポートＲＡＭのアクセス制御方法を実現す
ることができる。
【００１１】
【実施例】以下、図面を参照しながら本発明の一実施例
について説明する。図２は、本発明の実施例に係わるマ
イクロコンピュータシステムの構成を示すブロック図で
ある。
について説明する。図２は、本発明の実施例に係わるマ
イクロコンピュータシステムの構成を示すブロック図で
ある。
【００１２】同図において、アドレス入力ポート及びデ
ータ入出力ポートをそれぞれ２つ有するデュアルポート
ＲＡＭ２３は、一方ではアドレス線２１−１およびデー
タ線２１−２によりＣＰＵ（マイクロコンピュータ）−
Ａ２１に接続され、他方ではアドレス線２２−１および
データ線２２−２によりＣＰＵ−Ｂ２２に接続されてい
る。また、ＣＰＵ−Ａ２１とＣＰＵ−Ｂ２２は、ＣＰＵ
−Ａ２１からＣＰＵ−Ｂ２２にフラグＡを通信する信号
線２１−３、及びＣＰＵ−Ｂ２２からＣＰＵ−Ａ２１に
フラグＢを通信するの信号線２２−３により接続されて
いる。そして、ＣＰＵ−Ｂ２２はカウンタ２２−４を内
蔵している。このカウンタ２２−４は外部に設けてもよ
い。
ータ入出力ポートをそれぞれ２つ有するデュアルポート
ＲＡＭ２３は、一方ではアドレス線２１−１およびデー
タ線２１−２によりＣＰＵ（マイクロコンピュータ）−
Ａ２１に接続され、他方ではアドレス線２２−１および
データ線２２−２によりＣＰＵ−Ｂ２２に接続されてい
る。また、ＣＰＵ−Ａ２１とＣＰＵ−Ｂ２２は、ＣＰＵ
−Ａ２１からＣＰＵ−Ｂ２２にフラグＡを通信する信号
線２１−３、及びＣＰＵ−Ｂ２２からＣＰＵ−Ａ２１に
フラグＢを通信するの信号線２２−３により接続されて
いる。そして、ＣＰＵ−Ｂ２２はカウンタ２２−４を内
蔵している。このカウンタ２２−４は外部に設けてもよ
い。
【００１３】次に上記構成のマイクロコンピュータシス
テムにおけるデュアルポートＲＡＭ２３に対するアクセ
ス処理の動作について、図３及び図４のフローチャート
を用いて説明する。
テムにおけるデュアルポートＲＡＭ２３に対するアクセ
ス処理の動作について、図３及び図４のフローチャート
を用いて説明する。
【００１４】図３は、ＣＰＵ−Ａ２１がデュアルポート
ＲＡＭ２３をアクセスする場合の処理を示すフローチャ
ートである。同図において、ＣＰＵ−Ａ２１は、まず、
フラグＢを参照し、ＣＰＵ−Ｂ２２によるデュアルポー
トＲＡＭ２３に対するアクセス要求がなされているか否
かを判別する（Ｓ３１）。
ＲＡＭ２３をアクセスする場合の処理を示すフローチャ
ートである。同図において、ＣＰＵ−Ａ２１は、まず、
フラグＢを参照し、ＣＰＵ−Ｂ２２によるデュアルポー
トＲＡＭ２３に対するアクセス要求がなされているか否
かを判別する（Ｓ３１）。
【００１５】そして、フラグＢが“１”でない、すなわ
ち“０”であれば、ＣＰＵ−Ｂ２２によるデュアルポー
トＲＡＭ２３に対するアクセスの要求がなされていない
と判別し、この場合は、フラグＡを“１”にセットする
ことにより、いまからＣＰＵ−Ａ２１側でデュアルポー
トＲＡＭ２３のアクセスを開始することをＣＰＵ−Ｂ２
２に通知した後（Ｓ３２）、デュアルポートＲＡＭ２３
に対して、アドレス線２１−１を介してアドレスを送信
し、データ線２１−２を介してそのアドレスへのデータ
書き込み、またはそのアドレスからのデータ読み出しを
行う（Ｓ３３）。続いて、フラグＡを“０”にリセット
してＣＰＵ−Ｂ２２に対する上記アクセス要求の通知を
解除して（Ｓ３４）、処理を終了する。
ち“０”であれば、ＣＰＵ−Ｂ２２によるデュアルポー
トＲＡＭ２３に対するアクセスの要求がなされていない
と判別し、この場合は、フラグＡを“１”にセットする
ことにより、いまからＣＰＵ−Ａ２１側でデュアルポー
トＲＡＭ２３のアクセスを開始することをＣＰＵ−Ｂ２
２に通知した後（Ｓ３２）、デュアルポートＲＡＭ２３
に対して、アドレス線２１−１を介してアドレスを送信
し、データ線２１−２を介してそのアドレスへのデータ
書き込み、またはそのアドレスからのデータ読み出しを
行う（Ｓ３３）。続いて、フラグＡを“０”にリセット
してＣＰＵ−Ｂ２２に対する上記アクセス要求の通知を
解除して（Ｓ３４）、処理を終了する。
【００１６】このように、ＣＰＵ−Ｂ２２によるデュア
ルポートＲＡＭ２３に対するアクセスの要求がなされて
いない場合は、ＣＰＵ−Ａ２１によるアクセスが開始さ
れることがＣＰＵ−Ｂ２２に通知されて、そのアクセス
がただちに実行される。
ルポートＲＡＭ２３に対するアクセスの要求がなされて
いない場合は、ＣＰＵ−Ａ２１によるアクセスが開始さ
れることがＣＰＵ−Ｂ２２に通知されて、そのアクセス
がただちに実行される。
【００１７】上記Ｓ３１で、フラグＢが“１”であれ
ば、ＣＰＵ−Ｂ２２によるデュアルポートＲＡＭ２３に
対するアクセスの要求がなされていると判別し、ただち
に処理を終了する。
ば、ＣＰＵ−Ｂ２２によるデュアルポートＲＡＭ２３に
対するアクセスの要求がなされていると判別し、ただち
に処理を終了する。
【００１８】これにより、ＣＰＵ−Ｂ２２がデュアルポ
ートＲＡＭ２３に対するアクセスの要求をＣＰＵ−Ａ２
１より先に行ったときは、ＣＰＵ−Ａ２１からアクセス
が行われることはない。
ートＲＡＭ２３に対するアクセスの要求をＣＰＵ−Ａ２
１より先に行ったときは、ＣＰＵ−Ａ２１からアクセス
が行われることはない。
【００１９】図４は、ＣＰＵ−Ｂ２２がデュアルポート
ＲＡＭ２３をアクセスする場合の処理を示すフローチャ
ートである。同図において、ＣＰＵ−Ｂ２２は、まず、
カウンタ２２−４を参照し、カウント値が「２」以上で
あるか否か判別し（Ｓ４１）、カウント値が「２」より
小さければ、今の処理タイミングはデュアルポートＲＡ
Ｍへのアクセス処理タイミング内であると判別し、この
場合は、次に、フラグＡを参照し、ＣＰＵ−Ａ２１よる
デュアルポートＲＡＭ２３に対するアクセスの要求がな
されているか否かを判別する（Ｓ４２）。
ＲＡＭ２３をアクセスする場合の処理を示すフローチャ
ートである。同図において、ＣＰＵ−Ｂ２２は、まず、
カウンタ２２−４を参照し、カウント値が「２」以上で
あるか否か判別し（Ｓ４１）、カウント値が「２」より
小さければ、今の処理タイミングはデュアルポートＲＡ
Ｍへのアクセス処理タイミング内であると判別し、この
場合は、次に、フラグＡを参照し、ＣＰＵ−Ａ２１よる
デュアルポートＲＡＭ２３に対するアクセスの要求がな
されているか否かを判別する（Ｓ４２）。
【００２０】そして、フラグＡが“１”でない、すなわ
ちフラグＡが“０”の時は、少なくとも現時点ではＣＰ
Ｕ−Ａ２１によるアクセスの要求がなされていないと判
別し、次にフラグＢを“１”にセットして、いまからＣ
ＰＵ−Ｂ２２側でデュアルポートＲＡＭ２３のアクセス
を開始することを一旦ＣＰＵ−Ａ２１に通知した後（Ｓ
４３）、再びフラグＡを参照して、ＣＰＵ−Ａ２１側に
おいてもフラグ判別時点においてフラグＢが“０”であ
ったことを判別してアクセス要求を行っているか否かを
判別する（Ｓ４４）。
ちフラグＡが“０”の時は、少なくとも現時点ではＣＰ
Ｕ−Ａ２１によるアクセスの要求がなされていないと判
別し、次にフラグＢを“１”にセットして、いまからＣ
ＰＵ−Ｂ２２側でデュアルポートＲＡＭ２３のアクセス
を開始することを一旦ＣＰＵ−Ａ２１に通知した後（Ｓ
４３）、再びフラグＡを参照して、ＣＰＵ−Ａ２１側に
おいてもフラグ判別時点においてフラグＢが“０”であ
ったことを判別してアクセス要求を行っているか否かを
判別する（Ｓ４４）。
【００２１】この判別で、フラグＡが“１”でない、す
なわち“０”ならば、ＣＰＵ−Ａ２１によるアクセスの
要求がなされていないと判別し、カウンタ２２−４を
「１」インクリメントして、ＣＰＵ−Ｂ２２側における
アクセス処理タイミング内の処理回数を計数し（Ｓ４
５）、続いて、デュアルポートＲＡＭ２３に対して、ア
ドレス線２２−１を介してアドレスを送信し、データ線
２２−２を介してそのアドレスへのデータ書き込み、ま
たはそのアドレスからのデータ読み出しを行って（Ｓ４
６）、処理を終了する。
なわち“０”ならば、ＣＰＵ−Ａ２１によるアクセスの
要求がなされていないと判別し、カウンタ２２−４を
「１」インクリメントして、ＣＰＵ−Ｂ２２側における
アクセス処理タイミング内の処理回数を計数し（Ｓ４
５）、続いて、デュアルポートＲＡＭ２３に対して、ア
ドレス線２２−１を介してアドレスを送信し、データ線
２２−２を介してそのアドレスへのデータ書き込み、ま
たはそのアドレスからのデータ読み出しを行って（Ｓ４
６）、処理を終了する。
【００２２】このように、ＣＰＵ−Ｂ２２によるアクセ
ス要求フラグＢがセットされるまでの間に、ＣＰＵ−Ａ
２１によるアクセス要求フラグＡがセットされないとき
は、上記セットされたフラグＢによるアクセス要求通知
が確定され、ＣＰＵ−Ｂ２２によるデュアルポートＲＡ
Ｍに対するアクセスが開始される。
ス要求フラグＢがセットされるまでの間に、ＣＰＵ−Ａ
２１によるアクセス要求フラグＡがセットされないとき
は、上記セットされたフラグＢによるアクセス要求通知
が確定され、ＣＰＵ−Ｂ２２によるデュアルポートＲＡ
Ｍに対するアクセスが開始される。
【００２３】上記Ｓ４４で、フラグＡが“１”であると
きは、カウンタ２２−４を「０」にリセットし（Ｓ４
８）、さらにフラグＢも“０”にリセットして（Ｓ４
９）、自己のアクセス要求を解消して処理を終了する。
きは、カウンタ２２−４を「０」にリセットし（Ｓ４
８）、さらにフラグＢも“０”にリセットして（Ｓ４
９）、自己のアクセス要求を解消して処理を終了する。
【００２４】これにより、Ｓ４２におけるフラグ判別時
点において、ＣＰＵ−Ａ２１側においてもＣＰＵ−Ｂ２
２のアクセス要求がない（フラグＢが“０”である）こ
とを判別してアクセス要求を行った場合、すなわちＣＰ
Ｕ−Ａ２１とＣＰＵ−Ｂ２２が同時にアクセス要求を行
った場合には、ＣＰＵ−Ａ２１のアクセスが優先され
て、ＣＰＵ−Ｂ２２のアクセス要求は解消される。
点において、ＣＰＵ−Ａ２１側においてもＣＰＵ−Ｂ２
２のアクセス要求がない（フラグＢが“０”である）こ
とを判別してアクセス要求を行った場合、すなわちＣＰ
Ｕ−Ａ２１とＣＰＵ−Ｂ２２が同時にアクセス要求を行
った場合には、ＣＰＵ−Ａ２１のアクセスが優先され
て、ＣＰＵ−Ｂ２２のアクセス要求は解消される。
【００２５】また、上記Ｓ４２において、フラグＡが
“１”ならば、カウンタ２２−４を「０」にリセットし
て（Ｓ４７）、処理を終了する。これにより、ＣＰＵ−
Ａ２１がデュアルポートＲＡＭ２３に対するアクセスの
要求をＣＰＵ−Ｂ２２より先に行ったときは、ＣＰＵ−
Ｂ２２からアクセスが行われることはない。
“１”ならば、カウンタ２２−４を「０」にリセットし
て（Ｓ４７）、処理を終了する。これにより、ＣＰＵ−
Ａ２１がデュアルポートＲＡＭ２３に対するアクセスの
要求をＣＰＵ−Ｂ２２より先に行ったときは、ＣＰＵ−
Ｂ２２からアクセスが行われることはない。
【００２６】上記Ｓ４１で、カウンタ２２−４が「２」
以上のときは、ＣＰＵ−Ｂ２２側における所定のアクセ
ス処理回数が終了していると判別し、この場合も上述し
たＳ４８及びＳ４９の処理を行って処理を終了する。
以上のときは、ＣＰＵ−Ｂ２２側における所定のアクセ
ス処理回数が終了していると判別し、この場合も上述し
たＳ４８及びＳ４９の処理を行って処理を終了する。
【００２７】これにより、所定回数、すなわち本実施例
では２回のアクセス処理が行われた次のアクセス処理の
タイミングでは、ＣＰＵ−Ｂ２２によるアクセスの要求
は行われず、これによってＣＰＵ−Ａ２１によるアクセ
スが可能となる。
では２回のアクセス処理が行われた次のアクセス処理の
タイミングでは、ＣＰＵ−Ｂ２２によるアクセスの要求
は行われず、これによってＣＰＵ−Ａ２１によるアクセ
スが可能となる。
【００２８】次に、上述したＣＰＵ−Ａ２１またはＣＰ
Ｕ−Ｂ２２によるアクセス処理について、図５及び図６
のタイミングチャートを用いて、さらに説明する。この
タイミングチャートでは、アクセスが行われる処理を斜
線で示し、アクセスが行われない処理を白無地で示して
いる。
Ｕ−Ｂ２２によるアクセス処理について、図５及び図６
のタイミングチャートを用いて、さらに説明する。この
タイミングチャートでは、アクセスが行われる処理を斜
線で示し、アクセスが行われない処理を白無地で示して
いる。
【００２９】図５は、ＣＰＵ−Ａ２１によるフラグＡの
セットが、ＣＰＵ−Ｂ２２によるフラグＢのセットより
先、またはフラグＢのセットと同時であった場合の処理
である。同図の上が、周期Ｔ毎に行われるＣＰＵ−Ａ２
１のアクセス処理、下が周期Ｔ／２毎に行われＣＰＵ−
Ｂ２２のアクセス処理である。
セットが、ＣＰＵ−Ｂ２２によるフラグＢのセットより
先、またはフラグＢのセットと同時であった場合の処理
である。同図の上が、周期Ｔ毎に行われるＣＰＵ−Ａ２
１のアクセス処理、下が周期Ｔ／２毎に行われＣＰＵ−
Ｂ２２のアクセス処理である。
【００３０】同図の、時刻ｔ１のアクセス処理におい
て、ＣＰＵ−Ａ２１によるフラグＡのセットが、ＣＰＵ
−Ｂ２２によるフラグＢのセットより先、もしくはフラ
グＢのセットと同時の場合は、いずれもフラグ判別時点
では、フラグＢが“０”であるので、ＣＰＵ−Ａ２１
は、自己のアクセス処理を行う（図５のアクセス処理５
１−１）（図３のフローチャート参照）。
て、ＣＰＵ−Ａ２１によるフラグＡのセットが、ＣＰＵ
−Ｂ２２によるフラグＢのセットより先、もしくはフラ
グＢのセットと同時の場合は、いずれもフラグ判別時点
では、フラグＢが“０”であるので、ＣＰＵ−Ａ２１
は、自己のアクセス処理を行う（図５のアクセス処理５
１−１）（図３のフローチャート参照）。
【００３１】また、ＣＰＵ−Ｂ２２は、上記フラグＡの
セットがフラグＢのセットより先（図４の、Ｓ４２でフ
ラグＡが“１”の場合）、またはフラグＢのセットと同
時（図４の、Ｓ４４でフラグＡが“１”の場合）のとき
は、アクセス処理を行わない（図５のアクセス処理５２
−１）。そして、次の時刻ｔ２におけるアクセス処理タ
イミングでは、ＣＰＵ−Ａ２１によるアクセス処理が終
了してフラグＡが“０”となっているので、ＣＰＵ−Ｂ
２２によるアクセス処理が実行される（図５のアクセス
処理５２−２）（図４のフローチャート参照）。
セットがフラグＢのセットより先（図４の、Ｓ４２でフ
ラグＡが“１”の場合）、またはフラグＢのセットと同
時（図４の、Ｓ４４でフラグＡが“１”の場合）のとき
は、アクセス処理を行わない（図５のアクセス処理５２
−１）。そして、次の時刻ｔ２におけるアクセス処理タ
イミングでは、ＣＰＵ−Ａ２１によるアクセス処理が終
了してフラグＡが“０”となっているので、ＣＰＵ−Ｂ
２２によるアクセス処理が実行される（図５のアクセス
処理５２−２）（図４のフローチャート参照）。
【００３２】そして、以後、時刻ｔ３からふたたび、時
刻ｔ１、ｔ２と同様に処理た行われる。このように、Ｃ
ＰＵ−Ａ２１とＣＰＵ−Ａ２１によるアクセス処理が全
く同期した場合でもアクセスが重複して同時に実行され
ることはなく、図５に示すように、それぞれ時間Ｔ／２
のずれをもって期間Ｔ毎にアクセスが実行される。
刻ｔ１、ｔ２と同様に処理た行われる。このように、Ｃ
ＰＵ−Ａ２１とＣＰＵ−Ａ２１によるアクセス処理が全
く同期した場合でもアクセスが重複して同時に実行され
ることはなく、図５に示すように、それぞれ時間Ｔ／２
のずれをもって期間Ｔ毎にアクセスが実行される。
【００３３】次に、図６は、ＣＰＵ−Ｂ２２によるフラ
グＢのセットが、ＣＰＵ−Ａ２１のフラグＡのセットよ
り先に行われた場合の処理である。この場合も図の上
が、周期Ｔ毎に行われるＣＰＵ−Ａ２１のアクセス処
理、下が周期Ｔ／２毎に行われＣＰＵ−Ｂ２２のアクセ
ス処理である。
グＢのセットが、ＣＰＵ−Ａ２１のフラグＡのセットよ
り先に行われた場合の処理である。この場合も図の上
が、周期Ｔ毎に行われるＣＰＵ−Ａ２１のアクセス処
理、下が周期Ｔ／２毎に行われＣＰＵ−Ｂ２２のアクセ
ス処理である。
【００３４】同図においては、時刻ｔ１のアクセス処理
で、ＣＰＵ−Ｂ２２によるフラグＢのセットが、ＣＰＵ
−Ａ２１のフラグＡのセットより先に行われると、ＣＰ
Ｕ−Ａ２１は、フラグＢが“１”となっていることによ
り、アクセス処理を行わない（図６のアクセス処理６１
−１）（図３のフローチャート参照）。
で、ＣＰＵ−Ｂ２２によるフラグＢのセットが、ＣＰＵ
−Ａ２１のフラグＡのセットより先に行われると、ＣＰ
Ｕ−Ａ２１は、フラグＢが“１”となっていることによ
り、アクセス処理を行わない（図６のアクセス処理６１
−１）（図３のフローチャート参照）。
【００３５】また、ＣＰＵ−Ｂ２２は、上記ＣＰＵ−Ａ
２１がアクセス処理を行わないことによりフラグＡが
“０”（図４のＳ４２、Ｓ４４参照）となっているの
で、自己のアクセス処理を実行する（図６のアクセス処
理６２−１）。そして、次の時刻ｔ２においても、ＣＰ
Ｕ−Ａ２１のアクセス処理タイミングでないためフラグ
Ａは“０”のままであるので、自己のアクセス処理を実
行する（図６のアクセス処理６２−２）（図４のフロー
チャート参照）。続いて次の時刻ｔ３においては、カウ
ンタ２２−４のカウント値が「２」となっていることに
より、フラグＢを“０”とし、カウンタ２２−４を
「０」として、アクセス処理は行わない（図６のアクセ
ス処理６１−３）（図４のフローチャート参照）。
２１がアクセス処理を行わないことによりフラグＡが
“０”（図４のＳ４２、Ｓ４４参照）となっているの
で、自己のアクセス処理を実行する（図６のアクセス処
理６２−１）。そして、次の時刻ｔ２においても、ＣＰ
Ｕ−Ａ２１のアクセス処理タイミングでないためフラグ
Ａは“０”のままであるので、自己のアクセス処理を実
行する（図６のアクセス処理６２−２）（図４のフロー
チャート参照）。続いて次の時刻ｔ３においては、カウ
ンタ２２−４のカウント値が「２」となっていることに
より、フラグＢを“０”とし、カウンタ２２−４を
「０」として、アクセス処理は行わない（図６のアクセ
ス処理６１−３）（図４のフローチャート参照）。
【００３６】そして、このフラグＢが“０”であること
により、時刻ｔ３において、ＣＰＵ−Ａ２１によるアク
セス処理が開始される（図６のアクセス処理６１−２）
（図３のフローチャート参照）。
により、時刻ｔ３において、ＣＰＵ−Ａ２１によるアク
セス処理が開始される（図６のアクセス処理６１−２）
（図３のフローチャート参照）。
【００３７】これにより、ＣＰＵ−Ｂ２２によるアクセ
ス処理が先行した場合でも、カウンタ２２−４を用いて
ＣＰＵ−Ｂ２２のアクセス処理回数を計数することによ
り、ＣＰＵ−Ａ２１のいずれかの時刻のアクセス処理タ
イミングにおいてフラグＢのセットが解消され、ＣＰＵ
−Ａ２１によるアクセス処理が開始される。
ス処理が先行した場合でも、カウンタ２２−４を用いて
ＣＰＵ−Ｂ２２のアクセス処理回数を計数することによ
り、ＣＰＵ−Ａ２１のいずれかの時刻のアクセス処理タ
イミングにおいてフラグＢのセットが解消され、ＣＰＵ
−Ａ２１によるアクセス処理が開始される。
【００３８】このように、どのような場合でも、一方の
アクセス処理のみが継続して行われるようなことなく、
またアクセス異常を引き起こすこともなく、必ず２つの
ＣＰＵがアクセス処理を行うように制御される。
アクセス処理のみが継続して行われるようなことなく、
またアクセス異常を引き起こすこともなく、必ず２つの
ＣＰＵがアクセス処理を行うように制御される。
【００３９】なお、本実施例では、一方のＣＰＵ−Ａ２
１のアクセス処理周期Ｔに対して、他方のＣＰＵ−Ｂ２
２のアクセス周期をＴ／２、カウンタ２２−４のカウン
ト値の上限を「２」としているが、これに限ることな
く、アクセス周期をＴ／３以下としてもよい。例えば、
アクセス周期Ｔ／３であれば、カウンタ２２−４のカウ
ント値の上限を「１」とすれば同様にアクセス制御がで
きる。
１のアクセス処理周期Ｔに対して、他方のＣＰＵ−Ｂ２
２のアクセス周期をＴ／２、カウンタ２２−４のカウン
ト値の上限を「２」としているが、これに限ることな
く、アクセス周期をＴ／３以下としてもよい。例えば、
アクセス周期Ｔ／３であれば、カウンタ２２−４のカウ
ント値の上限を「１」とすれば同様にアクセス制御がで
きる。
【００４０】
【発明の効果】本発明によれば、ソフトウエアによる汎
用性のあるデュアルポートＲＡＭのアクセス制御方法が
実現できるので、１個のデュアルポートＲＡＭを二つの
ＣＰＵによりアクセスする場合にアクセスが同時に行わ
れたときデータの書き込み、又は読み出しが正しく行わ
れないという問題を解消できる。また、ハードウエアに
よる専用インターロックを構成する必要がないのでその
分回路が簡単となるため生産効率が向上しコストを低減
させることができる。同様に、デュアルポートＲＡＭを
新たに設計する際専用インターロックの設計を必要とし
ないので手数がかからず設計効率が向上する。
用性のあるデュアルポートＲＡＭのアクセス制御方法が
実現できるので、１個のデュアルポートＲＡＭを二つの
ＣＰＵによりアクセスする場合にアクセスが同時に行わ
れたときデータの書き込み、又は読み出しが正しく行わ
れないという問題を解消できる。また、ハードウエアに
よる専用インターロックを構成する必要がないのでその
分回路が簡単となるため生産効率が向上しコストを低減
させることができる。同様に、デュアルポートＲＡＭを
新たに設計する際専用インターロックの設計を必要とし
ないので手数がかからず設計効率が向上する。
【図１】本発明の原理ブロック図である。
【図２】実施例に係わるマイクロコンピュータシステム
の構成ブロック図である。
の構成ブロック図である。
【図３】ＣＰＵ−Ａによるアクセス手順を説明するフロ
ーチャートである。
ーチャートである。
【図４】ＣＰＵ−Ｂによるアクセス手順を説明するフロ
ーチャートである。
ーチャートである。
【図５】フラグＡがフラグＢより先に、あるいはフラグ
Ｂと同時にセットされた場合の処理タイミングを説明す
る図である。
Ｂと同時にセットされた場合の処理タイミングを説明す
る図である。
【図６】フラグＢがフラグＡより先にセットされた場合
の処理タイミングを説明する図である。
の処理タイミングを説明する図である。
１ 第１のアクセス手段 ２ 第２のアクセス手段 ３ 第１の要求手段 ４ 第２の要求手段 ５ 計数手段
Claims (2)
- 【請求項１】 二つのマイクロコンピュータにより１個
のデュアルポートＲＡＭをアクセスするマイクロコンピ
ュータシステムにおけるデュアルポートＲＡＭのアクセ
ス制御方法において、 前記デュアルポートＲＡＭをアクセスする第１のアクセ
ス手段(1) と、 前記デュアルポートＲＡＭをアクセスする第２のアクセ
ス手段(2) と、 前記第１のアクセス手段(1) による前記デュアルポート
ＲＡＭに対するアクセス権を要求する第１の要求手段
(3) と、 前記第２のアクセス手段(2) による前記デュアルポート
ＲＡＭに対するアクセス権を要求する第２の要求手段
(4) と、 を有して、前記第１のアクセス手段(1) は、一定周期Ｔ
毎に前記第２の要求手段(4) がアクセス権を要求してい
るか否かを判別し、前記第２の要求手段(4) がアクセス
権を要求しているときは前記デュアルポートＲＡＭをア
クセスせず、前記第２の要求手段(4) がアクセス権を要
求していないときは前記第１の要求手段(3) によるアク
セス権の要求を行った後前記デュアルポートＲＡＭをア
クセスすることを特徴とするデュアルポートＲＡＭのア
クセス制御方法。 - 【請求項２】 前記第２のアクセス手段(2) は、計数手
段(5) を有し、上記一定周期Ｔより小さい周期で前記計
数手段(5) の計数値を参照し、参照した値が所定値以上
の時は前記計数手段(5) の計数値を「０」にすると共に
前記第２の要求手段(4) によるアクセス権の要求を行わ
ずかつ前記デュアルポートＲＡＭをアクセスせず、一
方、前記計数手段(5) の計数値が上記所定値より小さい
時はさらに前記第１の要求手段(3) によるアクセス権の
要求がなされているか否かを判別し、この判別時点にお
いて前記第１の要求手段(3) によるアクセス権の要求が
なされているときは、前記計数手段(5) の計数値を
「０」にして前記デュアルポートＲＡＭをアクセスせ
ず、上記判別時点において前記第１の要求手段(3) によ
るアクセス権の要求がなされていないときは前記第２の
要求手段(4) によるアクセス権の要求を行った後再び前
記第１の要求手段(3) によるアクセス権の要求がなされ
ているか否か判別し、この判別で前記第１の要求手段
(3) によるアクセス権の要求がなされている場合は前記
計数手段(5) の計数値を「０」にすると共に前記第２の
要求手段(4) によるアクセス権の要求を解除して前記デ
ュアルポートＲＡＭをアクセスせず、上記判別で前記第
１の要求手段(3) によるアクセス権の要求がなされてい
ない場合は前記計数手段(5) の計数値を「１」加算して
デュアルポートＲＡＭをアクセスすることを特徴とする
請求項１記載のデュアルポートＲＡＭのアクセス制御方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4046797A JP3049922B2 (ja) | 1992-03-04 | 1992-03-04 | デュアルポートｒａｍのアクセス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4046797A JP3049922B2 (ja) | 1992-03-04 | 1992-03-04 | デュアルポートｒａｍのアクセス制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05250250A true JPH05250250A (ja) | 1993-09-28 |
| JP3049922B2 JP3049922B2 (ja) | 2000-06-05 |
Family
ID=12757328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4046797A Expired - Fee Related JP3049922B2 (ja) | 1992-03-04 | 1992-03-04 | デュアルポートｒａｍのアクセス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3049922B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006040403A (ja) * | 2004-07-27 | 2006-02-09 | Matsushita Electric Ind Co Ltd | 多ポートメモリ |
| JP2008034026A (ja) * | 2006-07-28 | 2008-02-14 | Hitachi Ulsi Systems Co Ltd | 半導体装置 |
| JP2010262431A (ja) * | 2009-05-01 | 2010-11-18 | Fuji Electric Fa Components & Systems Co Ltd | デュアルポートメモリのアクセス方法及びアクセス制御装置 |
| JP2019200570A (ja) * | 2018-05-16 | 2019-11-21 | コイト電工株式会社 | 情報処理装置及び交通信号制御装置 |
-
1992
- 1992-03-04 JP JP4046797A patent/JP3049922B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006040403A (ja) * | 2004-07-27 | 2006-02-09 | Matsushita Electric Ind Co Ltd | 多ポートメモリ |
| JP2008034026A (ja) * | 2006-07-28 | 2008-02-14 | Hitachi Ulsi Systems Co Ltd | 半導体装置 |
| JP2010262431A (ja) * | 2009-05-01 | 2010-11-18 | Fuji Electric Fa Components & Systems Co Ltd | デュアルポートメモリのアクセス方法及びアクセス制御装置 |
| JP2019200570A (ja) * | 2018-05-16 | 2019-11-21 | コイト電工株式会社 | 情報処理装置及び交通信号制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3049922B2 (ja) | 2000-06-05 |
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Legal Events
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