JPH01316856A - マルチｃｐｕシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発゛明はシステムバスボードに対してＣＰＵが組込ま
れた複数のＣＰＵボードを接続して種々のデータ処理を
実行するマルチＣＰＵシステムに係わり、特にＣＰＵ相
互間で割込処理を実行させるマルチＣＰＵシステムに関
する。

（従来の技術） マイクロコンピュータシステムのなかには、複数のＣＰ
Ｕ　（中央処理装置）が１本のシステムバスに接続され
て各ＣＰＵが独立してデータ処理を実行できるように構
成されたものがある。このようなマルチＣＰＵシステム
においては、例えば第５図に示すように、アドレスバス
１．データバス２．コントロールバス３１割込信号線４
等が印刷配線された１枚のシステムバスボード５に対し
て、ＣＰＵおよびこのＣＰＵに対する■／Ｏ（入出力）
ボート等の各種周辺回路が搭載された複数のＣＰＵボー
ド６ａ、６ｂ、６ｃが例えば接続ソケットで着脱自在に
接続されている。また、システバスポード５に上記各Ｃ
ＰＵボード６ａ〜６Ｃの他に、ＣＰＵを含まない種々の
電子回路を搭載したボードが同じく接続ソケットをを介
して着脱自在に接続される。このように、システムバス
ボード５に対してＣＰＵボード６ａ〜６ｃを含む各種の
ボードを着脱自在に接続することによって、マイクロコ
ンピュータシステムのハード的構成を簡単に変更できる
。

このよなシステムにおいて、ＣＰＵ相互間で割込処理を
実行させるためには、第６図に示すように、割込信号線
４を各割込信号毎に独立した複数の信号線４ａ〜４ｅで
構成する必要がある。すなわち、ＣＰＵボード６ａのＣ
ＰＵからＣＰＵボード６ｂのＣＰＵへ割込指令を送出す
る場合は信号線４ｂを使用し、ＣＰＵボード６ｂからＣ
ＰＵボード６Ｃへ割込指令を送出する場合は信号線４Ｃ
を使用する。。さらに、ＣＰＵボード６ＣからＣＰＵボ
ード６ａへ割込指令を送出する場合は信号線４ａを使用
する。このように、各割込指令毎に専用の信号線が必要
になる。

その結果、このシステムバスボード５に接続、するＣＰ
Ｕボード６ａ〜６Ｃの設置数が多くなると、システムバ
スボード５上に印刷配線すべき割込信号線４の数が増大
する問題が生じる。

また、将来マイクロコンピュータシステムのノ＼−ド構
成を変更する可能性を考慮して割込信号線の配線数が多
いシステムバスボードを使用すると、製造費が増大する
。また、ＣＰＵボード側にも割込信号線数に対応する数
の端子を有した接続ソケットを使用する必要がある。

（発明が解決しようとする課題） このように、従来のマルチＣＰＵシステムにおいては、
システムバスボード５上の割込信号線の必要とする配線
数がＣＰＵボードの接続数によって左右され、システム
バスボード５の互換性が大きく阻害される問題があった
。

そこで本発明は、各ＣＰＵからの割込指令をＩ／Ｏアド
レス空間のアドレス指定とＩ／Ｏ書込書込上で受けるこ
とにより、システムバスポート上から割込信号線を除去
でき、システムバスボードの互換性の向上と製造費を低
減できるマルチＣＰＵシステムを提供することを目的と
する。

［発明の構成］ （課題を解決するための手段） 本発明は、第１図に示すように少なくともアドレスバス
、データバスおよびコントロールバスが形成されたシス
テムバスボード（イ）に対して、ＣＰＵとこのＣＰＵに
対する周辺回路を搭載した複数のＣＰＵボード（ロ）を
接続するとともに、各ＣＰＵ間で相互に割込指令を送出
して割込処理を実行させるマルチＣＰＵシステムにおい
て、各ＣＰＵボード（イ）は、システムバスボードのア
ドレスバスに接続され、自己のＣＰＵ　（ハ）に予め割
付けられたＩＤ番号に対応するＩ／Ｏアドレス空間のア
ドレスが指定されたときセレクト信号を出力するアドレ
スデコーダ回路（ニ）と、このアドレスデ・コーダ回路
から出力されるセレクト信号とシステムバスボードのコ
ントロールバスを介して入力されたＩ／Ｏ書込書込上の
論理積信号を作成して自己のＣＰＵの割込端子へ割込信
号として送出する割込信号発生回路（ホ）とを備えたも
のである。

（作゛用） このような手段を講じたことにより、例えば一つのＣＰ
ＵボードのＣＰＵからある特定のＣＰＵボードのＣＰＵ
に対して割込指令を送出し該当ＣＰＵに割込処理を実行
させる場合、コントロールバスに対してＩ／Ｏ書込書込
上出力するとともに、アドレスバスに対して該当ＣＰＵ
に予め割付けられたＩＤ番号に対応するアドレスを出力
する。

すると、指定されたＣＰＵのＣＰＵボードのアドレスデ
コーダ回路からセレクト信号が送出される。したがって
、このセレクト信号と前記Ｉ／Ｏ書込書込上両方同時に
アクティブになり、割込信号発生回路から該当ＣＰＵの
割込端子へ割込信号が印加され、割込処理が実行される
。

（実施例） 以下本発明の一実施例を図面を用いて説明する。

第２図は実施例のマルチＣＰＵシステムにおける複数の
ＣＰＵボードのうちの一つのＣＰＵボードを取出して示
すブロック図である。このＣＰＵボード１１はシステム
バスボード１２のアドレスバス１３、データバス１４お
よびコントロールバス１５に例えば接続ソケット等を用
いて着脱自在に接続されている。そして、アドレスバス
１３およびデータバス１４はＣＰＵボード１１内でＣＰ
Ｕ１６の図示しないアドレス端子およびデータ端子に接
続されるとともに、それぞれアドレスデコーダ回路１７
およびデータラッチ回路１８へ接続されている。したが
って、このシステムバスボード１２には割込信号線は配
線されていない。

アドレスデコーダ回路１７はアドレスバス１３の指定す
るアドレスが自己のＣＰＵ１６に予め割付けられたＩＤ
番号に対応するアドレスに一致するとＨ（アクテ・イブ
）レベルのセレクト信号ａを出力する。アドレスデコー
ダ回路１７から出力されたセレクト信号ａは割込信号発
生回路としてのアンドゲート１９の一方の入力端子へ入
力される。この、アンドゲート１９の他方の入力端子に
は、システムバスボード１２のコントロールバス１５を
構゛成する一つの制御信号であるＩ／Ｏ書込書込上がド
ライバー２０を介して入力される。

したがって、セレクト信号ａとＩ／Ｏ書込書込上が共に
Ｈ（アクティブ）レベルになると、アンドゲート１９が
成立してＨ（アクティブ）レベルの割込信号ＣをＣＰＵ
１６の割込端子（ＩＮＴ）へ送出する。この割込信号Ｃ
はＣＰＵ１６へ送出されるとともに、前記データラッチ
回路１８の制御端子Ｇへ送出される。

データラッチ回路１８は前記ＣＰＵ１６に内部バス２１
を介して接続されており、制御端子ＧにＨレベルの割込
信号Ｃが入力されると、データバス１４に出力されてい
る割込要求を送出した側のＣＰＵのＩＤ番号データをラ
ッチする。そして、自己のＣＰＵ１６から出力された読
出信号ｄが読出端子Ｒに印加されると、内部バス２１ヘ
ラツチしたＩＤ番号データを出力する。しかして、ＣＰ
Ｕ１６はそのＩＤ番号データを読むことが可能となるる
。

次に、このように構成されたマルチＣＰＵシステムの動
作を説明する。

システムバスボード１２に接続された一つのＣＰＵから
特定のＣＰＵを指定して割込要求を送出する場合、送出
側のＣＰＵはシステムバスボード１２のアドレスバス１
３に対して相手先のＣＰＵ１６のＩＤ番号に対応するア
ドレスを出力し、自己のＣＰＵのＩＤ番号データをデー
タバス１４へ出力する。そして、コントロールバス１５
にＨレベルのＩ／Ｏ書込書込上出力する。

すると相手先のＣＰＵ１６を搭載したＣＰＵボード１１
のアドレスデコーダ回路１７に入力されるアドレスが自
己のＣＰＵ１６のＩＤ番号に対応するアドレスであるの
で、Ｈレベルのセレクト信号ａを出力する。また、ドラ
イバー２０を介してＨレベルのｌ／・０書込信号すが入
力するので、アンドゲート１９が成立して、ＣＰＵ１６
の割込端子（ＩＮＴ）にＨレベルの割込信号Ｃが印加さ
れる。同時に、データラッチ回路１８の制御端子ＧがＨ
レベルへ変化するので、データバス１４上に出力されて
いる割込要求側のＩＤ番号データがデータラッ”子回路
１８ヘラッチされる。

ＣＰＵ１６は所定の割込処理を開始するが、必要に応じ
て、その割込処理過程でデータラッチ回路１８へ読出信
号ｄを出力して、データラッチ回路１８にラッチされて
いる割込処理の要求元ＣＰＵのＩＤ番号データを内部バ
ス２１を介して読取る。

このように構成されたマルチＣＰＵシステムであれば、
Ｉ／Ｏアドレス空間のアドレスを用いて割込処理を実行
させるＣＰＵ１６の割込端子へ割込信号Ｃを印加できる
ので、システムバスボード１２に割込信号線を全く配線
する必要がない。また、ＩＤ番号に対応するアドレスを
設定すれば、一つのシステバスポード１２に接続できる
ＣＰＵボード１１の数が特に限定されるものではない。

よって、システムバスボード１２上がら割込信号線を除
去でき、システムバスボード１２の互換性を大幅に向上
できるとともに、製造費を低減できる。また、ＣＰＵポ
ード１１の接続数を任意に変更できる。

さらに、この実施例においては、データラッチ回路１８
を設けているので、ＣＰＵ１６は割込処理を実行するに
際して、どのＣＰＵから割込要求が生じたのかが即座に
把握できる。したがって、割込処理を迅速に実行できる
。

第３図は本発明の他の実施例に係わるマルチＣＰＵシス
テムを示すブロック図である。第２図と同一部分には同
一符号を付して重複する説明を省略する。

この実施例においては、アドレスデコーダ回路１７から
出力されるセレクト信号ａとドライバー２０を介して入
力されるＩ／Ｏ書込書込上とが入力される割込信号発生
回路として３入力端子を有したアンドゲート２２を使用
している。そして、このアントゲ−・ト２２から出力さ
れる割込信号Ｃをフリップフロップ２３のクロック端子
ＣＰへ印加し、このフリップフロップ２３の反転出力端
子Ｑの出力信号をアンドゲート２２の３番目の入力端子
へ印加する。そして、フリップフロップ２３の出力端子
Ｑの出力信号を新たな割込信号ｅとしてＣＰＵ’１６の
割込端子ＩＮＴへ印加するとともに、データラッチ回路
１８の制御端子Ｇへ送出する。また、ＣＰＵ１６からフ
リップフロップ２３のリセット端子Ｒへ割込リセット信
号ｆが印加される。

このような構成のマルチＣＰＵシステムにおいて、ＣＰ
Ｕ１６に対する割込要求が発生していない状態において
は、フリップフロップ２３はリセット状態であるので、
出力端子ＱはＬレベルであり、反転出力端子Ｑの出力信
号はＨレベル状態である。また、アンドゲート２２は成
立していないので、フリップフロップ２３のクロック端
子ＣＰはＬレベル状態である。

そして、第２図の実施例と同様に、このＣＰＵ１６に対
して他のＣＰＵから割込要求が生じると、セレクト信号
ａおよびＩ／Ｏ書込書込上がＨレベルになるので、アン
ドゲート２２が成立して、Ｈレベルの割込信号Ｃがフリ
ップフロップ２３のクロック端子ＣＰへ印加される。し
かしてフリップフロップ２３がセットされ、出力端子Ｑ
がらＨレベルの割込信号ｅがＣＰＵ１６ベ送出され、Ｃ
ＰＵ１６は割込処理を開始する。一方、フリップフロッ
プ２３はセットされるので、反転出力端子口の出力信号
はＨレベルからＬレベルへ変化する。

ＣＰＵ１６は所定の割込処理が終了すると、フリップフ
ロップ２３へ割込リセット信号ｆを送出して、フリップ
フロップ２３を元のリセット状態へ戻す。

このようなマルチＣＰＵシステムにおいて、ＣＰＵ１６
が一つの割込処理を実行中に別のＣＰＵから新たな割込
要求が発生ヂると、セレクト信号ａおよびＩ／Ｏ書込書
込上が共にＨレベルに変化する。しかし、フリップフロ
ップ２３がセット状態であり゛、反転出力端子Ｑの出力
信号がＬレベルを維持しているので、アンドゲート２２
が成立することはない。よって、割込信号Ｃは出力され
ない。

このように、ＣＰＵ１６が一つの割込処理を実行中は他
の割込要求を受付けないので、先の割込処理が後′の割
込み処理にて中断又は変更される事態を回避できる。

第４図は本発明のさらに別の実施例に係わるマルチＣＰ
Ｕシステムを示すブロック図である。第２図と同一部分
には同一符号を付して重複する説明を省略する。

この実施例においては、データラッチ回路１８の代にＲ
ＡＭ２４等の記憶素子を用いている。そして、このＲＡ
Ｍ２４内の書込アドレスを指定するためのアドレスカウ
ンタ２５を設けている。このアドレスカウンタ２５のア
ドレス値はアンドゲート１９から出力される割込信号Ｃ
にてカウントアツプされる。

そして、一つのＣＰＵから割込要求が生じると、アンド
ゲート１９が成立して、割込信号ＣがＣＰＵ１６へ印加
され、割込処理が開始する。同時に、アドレスカウンタ
２５のアドレス値がカウントアツプされ、ＲＡＭ２４上
におけるカウントアツプされたアドレスにデータバス１
４のＩＤ番号データが書込まれる。そして、ＣＰＵ１６
は必要に応じて、割込処理中にＲＡＭ２４へ読出信号ｄ
を送出してＲＡＭ２４内に記憶されている複数のＩＤ番
号データうち最も小さいアドレスに格納されている現在
実行中の割込処理に対応するＩＤ番号データを内部デー
タバス２１を介して読取る。

ＣＰＵ１６は、割込処理が終了すると、ＲＡＭ２４内に
記憶されている実行済割込処理に対応するＩＤ番号デー
タをクリアする。

また、割込処理を実行中に別のＣＰＵから割込要求が発
生すると、割込信号Ｃが発生するが、ＣＰＵ１６は制御
プログラムにてその新たな割込信号Ｃの受付をしない。

しかし、この新たな割込要求による割込信号Ｃにてアド
レスカウンタ２５がカウントアツプされて、ＲＡＭ２４
のカウントアツプされた・新たなアドレスに新たな割込
要求の要求元のＣＰＵのＩＤ番号データが書込まれる。

このように、ＣＰＵ１６が割込処理を実行中に割込要求
が発生するとその要求元のＣＰＵのＩＤ番号データはＲ
ＡＭ２４内に順次記憶されていく。

そして、ＣＰＵ１６は一つの割込処理が終了した時点で
′、ＲＡＭ２４内の割込処理済のＩＤ番号データをクリ
アする。そして、ＲＡＭ２４内にまだＩＤ番号データが
格納されていれば再度割込処理を実行する。そして、こ
の場合、この割込要求元のＣＰＵのＩＤ番号データはＲ
ＡＭ２４の複数のＩＤ番号データのうちの最も小さいア
ドレスに格納されているＩＤ番号データと特定できる。

そして、ＲＡＭ２４に格納されている全部のＩＤ番号デ
ータに対応する割込処理が終了すると、通常のプログラ
ム処理に戻る。

このような構成であると、一つの割込処理の実行中に新
たな割込要求が発生すると、その新たな割込要求は無視
されることなく、ＲＡＭ２４に記憶され、後から順次実
行される。したがって、マルチＣＰＵシステムにおける
割込処理をより確実に実行できる。

［発明の効果］ 以上説明したように本発明のマルチＣＰＵシステムによ
れば、各ＣＰＵからの割込指令をＩ／Ｏアドレス空間の
アドレス指定と！／Ｏ書込信号とで受けている。よって
、システムバスボート上から割込信号線を除去でき、シ
ステムバスボードの互換性の向上と製造費を低減できる
。また、マイクロコンピュータシステム全体におけるハ
ード構成を簡単に変更できる。

【図面の簡単な説明】

第１図は本発明の構成を示す機能ブロック図、第２図は
本発明の一実施例に係わるマルチＣＰＵシステムの要部
を示すブロック図、第３図および第４図はそれぞれ本発
明の他の実施例のマルチＣＰＵシステムの要部を示すブ
ロック図、第５図は従来のマルチＣＰＵシステムを示す
ブロック図、第６図は同従来システムの問題点を説明す
るための図である。 １１・・・ＣＰ’Ｕボード、１２・・・システムバスボ
ード、１３・・・アドレスバス、１４・・・データバス
、１５・・・コントロールバス、１６・・・ＣＦ’Ｕ、
１７・・・アドレスデコーダ回路、１８・・・データラ
ッチ回１ｆｆｌ、１９．　２２・・・アンドゲート、２
１・・・内部バス、２３・・・フリップフロップ、２４
・・・ＲＡＭ、２５・・・アドレスカウンタ。 出願人代理人　弁理士　鈴江武彦

Claims (1)

1. 【特許請求の範囲】 少なくともアドレスバス、データバスおよびコントロー
   ルバスが形成されたシステムバスボードに対して、ＣＰ
   ＵとこのＣＰＵに対する周辺回路を搭載した複数のＣＰ
   Ｕボードを接続するとともに、前記各ＣＰＵ間で相互に
   割込指令を送出して割込処理を実行させるマルチＣＰＵ
   システムにおいて、 前記各ＣＰＵボードは、前記システムバスボードのアド
   レスバスに接続され、自己のＣＰＵに予め割付けられた
   ＩＤ番号に対応するＩ／Ｏアドレス空間のアドレスが指
   定されたときセレクト信号を出力するアドレスデコーダ
   回路と、このアドレスデコーダ回路から出力されるセレ
   クト信号と前記システムバスボードのコントロールバス
   を介して入力されたＩ／Ｏ書込信号との論理積信号を作
   成して自己のＣＰＵの割込端子へ割込信号として送出す
   る割込信号発生回路とを備えたことを特徴とするマルチ
   ＣＰＵシステム。