JPH02144653A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH02144653A JPH02144653A JP29851588A JP29851588A JPH02144653A JP H02144653 A JPH02144653 A JP H02144653A JP 29851588 A JP29851588 A JP 29851588A JP 29851588 A JP29851588 A JP 29851588A JP H02144653 A JPH02144653 A JP H02144653A
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Links
- 239000013256 coordination polymer Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロコンピュータ間のデータ転送に関し
、特にパラレルインタフェース回路に関する。
、特にパラレルインタフェース回路に関する。
従来、この種のパラレルインタフェース回路は第２図の
様な構成となっていた。第２図はデータ転送のコントロ
ールを行なうマスタＣＰＵ （中央処理装置）との接続
を含めたパラレルインタフェース回路の構成例であり、
各部の名称とその機能は以下のとおりである。
様な構成となっていた。第２図はデータ転送のコントロ
ールを行なうマスタＣＰＵ （中央処理装置）との接続
を含めたパラレルインタフェース回路の構成例であり、
各部の名称とその機能は以下のとおりである。
ＭＣＰＵはデータ転送のコントロールを行なうマスタＣ
ＰＵ、５ＣＰＵはＭＣＰＵからのデータ転送の制御を受
けるスレーブＣＰＵ、ＡＢはシステムアドレスバス、Ｄ
Ｂはシステムデータバス。
ＰＵ、５ＣＰＵはＭＣＰＵからのデータ転送の制御を受
けるスレーブＣＰＵ、ＡＢはシステムアドレスバス、Ｄ
Ｂはシステムデータバス。
Ｃ８はチップセレクト信号及びその外部端子。
ＡＯはシステムアト１／スバスＡ、ＢのＯピッ１へ目の
信号及びその外部端子、Ｗπはライト制御信号及びその
外部端子、ＲＤはリード制御信号及びその外部端子、
丁ＢＦは入力バッファレジスタＩｌｌこシステムデータ
バスＤＢ上の有効な値がラッチされたか否かを表わすフ
ラグ（以下ＩＢＦと称す）の反転信号及びその外部端子
、ＯＢＦは出：ｔ°バグファレジスタＯＵＴに内部デー
タバス上の値カラッチされているか否かを表わすフラグ
（以下ＯＦＦと称す）の信号及びその外部端子、ＢＵＦ
Ｆはシステムデ・−タバスＤＢとデータの、入出力を行
なう為の入出力バッファ、ＳＴＳはＩＢＦフラグとＯＢ
Ｆフラグとを含む内部状態を示すステータスレジスタ、
ＯＵＴは出力バッファレジスタ、ＩＮは入力バッファレ
ジスタ、ＩＤＥは内部データバス、ＣＰＵは中央処理装
置、２０１はステータスレジスタＳＴＳのマスタＣＰＴ
Ｊからのり−Ｖ倍信号２０２は出力バッフ丁レジスタ０
ＵＴＬｖ″？スタＣＰＵからのリード信号、２０３は入
力バッファレジスタＩＮのマスタＣＰＵからのライト信
号、２００はＣ８，Ｗπ、■、ＡＯ傷信号ら前述の２０
１，２０２，２０３の各信号を生成するリードライト制
御部、２０４はＣＰＵから出力さｈ るステータスレジ
スタＳＴＳのラッチ信号。
信号及びその外部端子、Ｗπはライト制御信号及びその
外部端子、ＲＤはリード制御信号及びその外部端子、
丁ＢＦは入力バッファレジスタＩｌｌこシステムデータ
バスＤＢ上の有効な値がラッチされたか否かを表わすフ
ラグ（以下ＩＢＦと称す）の反転信号及びその外部端子
、ＯＢＦは出：ｔ°バグファレジスタＯＵＴに内部デー
タバス上の値カラッチされているか否かを表わすフラグ
（以下ＯＦＦと称す）の信号及びその外部端子、ＢＵＦ
Ｆはシステムデ・−タバスＤＢとデータの、入出力を行
なう為の入出力バッファ、ＳＴＳはＩＢＦフラグとＯＢ
Ｆフラグとを含む内部状態を示すステータスレジスタ、
ＯＵＴは出力バッファレジスタ、ＩＮは入力バッファレ
ジスタ、ＩＤＥは内部データバス、ＣＰＵは中央処理装
置、２０１はステータスレジスタＳＴＳのマスタＣＰＴ
Ｊからのり−Ｖ倍信号２０２は出力バッフ丁レジスタ０
ＵＴＬｖ″？スタＣＰＵからのリード信号、２０３は入
力バッファレジスタＩＮのマスタＣＰＵからのライト信
号、２００はＣ８，Ｗπ、■、ＡＯ傷信号ら前述の２０
１，２０２，２０３の各信号を生成するリードライト制
御部、２０４はＣＰＵから出力さｈ るステータスレジ
スタＳＴＳのラッチ信号。
２０５はＣＰ ＴＪから出力されるステータスレジスタ
ＳＴＳのリード信号、２０６はＣＰ ｔ、Ｔから出力さ
れる出力バッファレジスタＯＵＴのラッチ信号、２０７
はＣＰＵから出力される入力バッファレジスタＩＮのリ
ード信号、２０８はアドレスデコーダー、２０９は外部
データバス端子である。
ＳＴＳのリード信号、２０６はＣＰ ｔ、Ｔから出力さ
れる出力バッファレジスタＯＵＴのラッチ信号、２０７
はＣＰＵから出力される入力バッファレジスタＩＮのリ
ード信号、２０８はアドレスデコーダー、２０９は外部
データバス端子である。
次に従来例の動作について説明する。基本的な動作とし
ては入カバッファレジスタＩＮヘマスタＣＰＵ （ＭＣ
ＰＵ）からデータをライトする場合と、出力バッファレ
ジスタＯＵＴをＭＣＰＵがリードする場合と、ステータ
スレジスタＳ Ｔ ＳをＭＣＰＵがリードする場合の３
・つの動作を行なう。
ては入カバッファレジスタＩＮヘマスタＣＰＵ （ＭＣ
ＰＵ）からデータをライトする場合と、出力バッファレ
ジスタＯＵＴをＭＣＰＵがリードする場合と、ステータ
スレジスタＳ Ｔ ＳをＭＣＰＵがリードする場合の３
・つの動作を行なう。
最初に入力バッファレジスタＩＮにデータをライトする
場合には、システムアドレスバスＡＢ上ヘスｌ／−ブＣ
ＰＵへ割り当てられたアドレスが出力されると共に、ラ
イトデータがシステムデータバスＤＢ上へ出力される（
尚、ＡＯはＯである）、この時マスタＣＰ Ｕから出力
されるライト制御信号Ｗπがアクティブとなり、また２
０８のデコード出力であるチップ上１／クト信号Ｏ８も
アクティブとなる。この条件下で入力バッファレジスタ
ＩＮのライト信号２０３が有効となってシステムデー・
タバスＤＢ上の値がラッチされる。一方ステータスレジ
スタＳＴＳ内のＩＢＦフラグも同時にセット（Ｉ Ｂ
Ｆ端子は′Ｈ′から“Ｌ”へ変化）し、ＣＰＵではＩＢ
Ｆの立ち下がりを検出して割込み処理が起動されて、そ
の割込み処理ルーチン中で入力バッファレジスタＩＮの
データをリードする。
場合には、システムアドレスバスＡＢ上ヘスｌ／−ブＣ
ＰＵへ割り当てられたアドレスが出力されると共に、ラ
イトデータがシステムデータバスＤＢ上へ出力される（
尚、ＡＯはＯである）、この時マスタＣＰ Ｕから出力
されるライト制御信号Ｗπがアクティブとなり、また２
０８のデコード出力であるチップ上１／クト信号Ｏ８も
アクティブとなる。この条件下で入力バッファレジスタ
ＩＮのライト信号２０３が有効となってシステムデー・
タバスＤＢ上の値がラッチされる。一方ステータスレジ
スタＳＴＳ内のＩＢＦフラグも同時にセット（Ｉ Ｂ
Ｆ端子は′Ｈ′から“Ｌ”へ変化）し、ＣＰＵではＩＢ
Ｆの立ち下がりを検出して割込み処理が起動されて、そ
の割込み処理ルーチン中で入力バッファレジスタＩＮの
データをリードする。
それと同時にＩＢＦはクリアされ、よりＦ端子は立ち上
がりマスタＣＰＵに対し、て割込み処理の起動を要求す
る。マスクＣＰ ＴＪは割込み処理ルーチンの中で次の
う、イト動作を行なう。
がりマスタＣＰＵに対し、て割込み処理の起動を要求す
る。マスクＣＰ ＴＪは割込み処理ルーチンの中で次の
う、イト動作を行なう。
次に出力バッファレジスタＯＵＴをマスタＣＰＵがリー
ドする場合に一ついて述べる。ＣＰＵが出力バッファレ
ジスタＯＵＴにデータをライトすると、ステー・タスレ
ジスタＳＴＳ中のＯＢＦフラグがセットされる。これに
よってＯＦＦ端子はＬ″からＨ″へ立ち上がりマスタＣ
ＰＵに対して割込み処理の起動が要求される。マスタＣ
ＰＵはこの割込み要求に対して、出カバ、ファレジスタ
ＯＵＴをリードする為にシステムアドレスバスＡＢへ出
力バッファレジスタＯＵＴのアドレスとリード制御信号
■が出力される。これにより、チップセレクト信号がア
クティブとなってマスタＣＰＵからの出力バッファレジ
スタＯＵＴのり・−ド信号である２０２が有効となって
システムデータバス上に出力バッファ１／ジスタＯＵ
Ｔのデ・−タが出力される。スレーブＣＰＵ内部では、
ＯＢＦフラグがクリアされ、ＣＰＵに対して次のデータ
の出力バッファレジスタＯＵＴへのライト動作を促す割
込信号を発生する。。
ドする場合に一ついて述べる。ＣＰＵが出力バッファレ
ジスタＯＵＴにデータをライトすると、ステー・タスレ
ジスタＳＴＳ中のＯＢＦフラグがセットされる。これに
よってＯＦＦ端子はＬ″からＨ″へ立ち上がりマスタＣ
ＰＵに対して割込み処理の起動が要求される。マスタＣ
ＰＵはこの割込み要求に対して、出カバ、ファレジスタ
ＯＵＴをリードする為にシステムアドレスバスＡＢへ出
力バッファレジスタＯＵＴのアドレスとリード制御信号
■が出力される。これにより、チップセレクト信号がア
クティブとなってマスタＣＰＵからの出力バッファレジ
スタＯＵＴのり・−ド信号である２０２が有効となって
システムデータバス上に出力バッファ１／ジスタＯＵ
Ｔのデ・−タが出力される。スレーブＣＰＵ内部では、
ＯＢＦフラグがクリアされ、ＣＰＵに対して次のデータ
の出力バッファレジスタＯＵＴへのライト動作を促す割
込信号を発生する。。
最後に、ステータスレジスタＳＴＳをマスタｃＰＵがリ
ードする場合は、スレーブＣＰＵのアト！ノスがシステ
ムアドレスバスＡＢに出力されると共にリード制御信号
ＲＤが“Ｌ″、ＡＯが１となって、マスタＣＰＵからの
ステータスレジスタＳＴＳのリード信号２０１が有効と
なる。ステータスレジスタＳ Ｔ Ｓのリード動作の場
合にはＯＢＦフラグの変化はしない。
ードする場合は、スレーブＣＰＵのアト！ノスがシステ
ムアドレスバスＡＢに出力されると共にリード制御信号
ＲＤが“Ｌ″、ＡＯが１となって、マスタＣＰＵからの
ステータスレジスタＳＴＳのリード信号２０１が有効と
なる。ステータスレジスタＳ Ｔ Ｓのリード動作の場
合にはＯＢＦフラグの変化はしない。
上述し、た従来のパラレル・インタフェース回路は、入
力バッファレジスタＩＮからスレーブＣＰＵがデータを
リードしたか、あるいは、スレーブＣＰＵが出力バッフ
ァレジスタＯＵＴにデータをライトしたかをＩＢＦ端子
あるいはＯＢＦ端子でマスタＣＰＵに対して割込み処理
起動を要求し、マスタＣＰＵではこの割込み処理ルーチ
ン中で入力バッファｌ／ジス衣ＩＮに次のデータのライ
ト動作あるいは出力バッファレジスタＯＵＴの次のデ・
−タのリード動作を行なう。
力バッファレジスタＩＮからスレーブＣＰＵがデータを
リードしたか、あるいは、スレーブＣＰＵが出力バッフ
ァレジスタＯＵＴにデータをライトしたかをＩＢＦ端子
あるいはＯＢＦ端子でマスタＣＰＵに対して割込み処理
起動を要求し、マスタＣＰＵではこの割込み処理ルーチ
ン中で入力バッファｌ／ジス衣ＩＮに次のデータのライ
ト動作あるいは出力バッファレジスタＯＵＴの次のデ・
−タのリード動作を行なう。
従って、従来のパラレルインタブエース回路で＋・＝丁
πＴ、ＯＢＦの２本が出力されており、端子の数の制限
を受は有効なボートなどの端子数が少なくなるという欠
点がある。・〜方マスタＣＰ 、Ｕについても外部割込
み端子が２本必要となる欠点もある。
πＴ、ＯＢＦの２本が出力されており、端子の数の制限
を受は有効なボートなどの端子数が少なくなるという欠
点がある。・〜方マスタＣＰ 、Ｕについても外部割込
み端子が２本必要となる欠点もある。
本発明のパラレル、インタフェース回路は、所定ビット
幅のパラレルデータの入出力を行なう外部データバス端
子と、外部データバス端子に入力されたパラレルデータ
をラッチする入力バッファレジスタと、外部データバス
端子から出力すべきパラレルデータな記憶する出力バッ
ファレジスタと、入力バッファレジスタに外部データバ
ス上のパラレルデータをラッチしたことを検出してセラ
！・（あるいはリセット）され入力バッファレジスタの
内容が読み田されたことを検出してリセット（あるいは
セット）される第１のフラグと、出力バッファレジスタ
に外部データバス上の出力すべきデータがラッチされた
ことを検出してセット（あるいはリセット）され外部デ
ータバス上にデータが読み出さ邊１．たことを検出して
リセット（あるいはセット）される第２のフラグと、こ
れら第１のフラグの内容あるいは第２のフラグの内容の
いづれかを選択する回路と、選択された信号のための出
力用端子とを有１２でいる。
幅のパラレルデータの入出力を行なう外部データバス端
子と、外部データバス端子に入力されたパラレルデータ
をラッチする入力バッファレジスタと、外部データバス
端子から出力すべきパラレルデータな記憶する出力バッ
ファレジスタと、入力バッファレジスタに外部データバ
ス上のパラレルデータをラッチしたことを検出してセラ
！・（あるいはリセット）され入力バッファレジスタの
内容が読み田されたことを検出してリセット（あるいは
セット）される第１のフラグと、出力バッファレジスタ
に外部データバス上の出力すべきデータがラッチされた
ことを検出してセット（あるいはリセット）され外部デ
ータバス上にデータが読み出さ邊１．たことを検出して
リセット（あるいはセット）される第２のフラグと、こ
れら第１のフラグの内容あるいは第２のフラグの内容の
いづれかを選択する回路と、選択された信号のための出
力用端子とを有１２でいる。
かくしｒ、マスタＣＰＵに対する割込み処理起動の割込
み要求ソースの第１および第２のフラグ出力のうちのい
づれか一方を出力できる様にし、端子数を削減出来る。
み要求ソースの第１および第２のフラグ出力のうちのい
づれか一方を出力できる様にし、端子数を削減出来る。
次２・こ、本発明について図面を参照し、て説明する。
第１図は本発明の一実施例の構成図である。第１図にお
いて、５ＣＰＵはマスタＣＰＵの転送の対象であるスレ
ーブＣＰ’Ｕ、Ｃ３はチップセレクト信号およびその入
力端子、ＡＯはステータスあるいは出力バッファレジス
タの区別を行なう為のアドレスＯ信号およびその入力端
子、Ｗπはライト制御信号端子、百■は、リード制御信
号端子、Ｔπ丁は、人力！（ツファレジスタの書込みフ
ラグ、ＯＢＦは出力・くッファレジスタの書き込みフラ
グ、Ｘ Ｎ ＴはマスクＣＰＵ月・こ対する割込み要求
信号およびその入力端子、ＳＴＳはステータスレジスタ
、ＯＵＴは出力バッフアレジノ、り、ＩＮは入力バッフ
ァレジスタ、ＩＤＢは内部データバス、ＣＰＵは中央処
理装置、ＢＵＦＦは入出力バッファ、１００はリードラ
イト制御部、１０１はステータスレジスタのマスタＣＰ
Ｕへのリード信号、１０２は出力バッファレジスタのマ
スタＣ？ Ｕへのリード信号、１０３は入力バッファレ
ジスタのラッチ信号、１０４はステータスレジスタのラ
ッチ信号、１０５はステータス［ノジスタのＣＰＵへの
リード１言号、１０６は出力バッファレジスタのう、子
信号、１０７は入力バッファ１／ジスタのＣＰＵへの１
−ド信号、１０９は外部データバス端子、１１（）はモ
ードレジスタ、１１１はＯＢＦ又は”丁ＢＦのいずれか
を選択するセレクタである。
いて、５ＣＰＵはマスタＣＰＵの転送の対象であるスレ
ーブＣＰ’Ｕ、Ｃ３はチップセレクト信号およびその入
力端子、ＡＯはステータスあるいは出力バッファレジス
タの区別を行なう為のアドレスＯ信号およびその入力端
子、Ｗπはライト制御信号端子、百■は、リード制御信
号端子、Ｔπ丁は、人力！（ツファレジスタの書込みフ
ラグ、ＯＢＦは出力・くッファレジスタの書き込みフラ
グ、Ｘ Ｎ ＴはマスクＣＰＵ月・こ対する割込み要求
信号およびその入力端子、ＳＴＳはステータスレジスタ
、ＯＵＴは出力バッフアレジノ、り、ＩＮは入力バッフ
ァレジスタ、ＩＤＢは内部データバス、ＣＰＵは中央処
理装置、ＢＵＦＦは入出力バッファ、１００はリードラ
イト制御部、１０１はステータスレジスタのマスタＣＰ
Ｕへのリード信号、１０２は出力バッファレジスタのマ
スタＣ？ Ｕへのリード信号、１０３は入力バッファレ
ジスタのラッチ信号、１０４はステータスレジスタのラ
ッチ信号、１０５はステータス［ノジスタのＣＰＵへの
リード１言号、１０６は出力バッファレジスタのう、子
信号、１０７は入力バッファ１／ジスタのＣＰＵへの１
−ド信号、１０９は外部データバス端子、１１（）はモ
ードレジスタ、１１１はＯＢＦ又は”丁ＢＦのいずれか
を選択するセレクタである。
以下、本発明の動作を詳細に説明する。まず、υセット
解除後のプログラムのシーケンスの中でイニシャル値と
１．てモードレジスタ１１０に所期の値を設定する。例
えばマスタＣＰＵから希望する個数のデータをス１．・
−・ブＣＰＵヘライトし、その後スレーブＣＰ ＴＪか
ら所定の個数のデータをリードする場合を考えてみる。
解除後のプログラムのシーケンスの中でイニシャル値と
１．てモードレジスタ１１０に所期の値を設定する。例
えばマスタＣＰＵから希望する個数のデータをス１．・
−・ブＣＰＵヘライトし、その後スレーブＣＰ ＴＪか
ら所定の個数のデータをリードする場合を考えてみる。
このときにはスレープＣＰＵは、リセット解除後モード
レジスタ１１０には１をセットする。するとＩＮＴ端子
にはＩＢＦが出力される。ＩＢＦフラグはイニシャル値
でＯとするとＩＮＴ端子には“Ｈ”が出力されている。
レジスタ１１０には１をセットする。するとＩＮＴ端子
にはＩＢＦが出力される。ＩＢＦフラグはイニシャル値
でＯとするとＩＮＴ端子には“Ｈ”が出力されている。
この状態のもとで、マスタＣＰＵがスレーブＣＰＵに対
し、てデータのライト動作を行なうと、Ｏ８端子が′Ｈ
”、Ｗπ端子が“Ｌ”、ＡＯ端子が“Ｌ”、π■端子が
“Ｈ″になり、入力バッファレジスタＩＮのラッチ信号
１０３がアクティブとなって１０９の外部データバス端
子上のデータが入カバッファレジスタＩＮヘラッチされ
る。
し、てデータのライト動作を行なうと、Ｏ８端子が′Ｈ
”、Ｗπ端子が“Ｌ”、ＡＯ端子が“Ｌ”、π■端子が
“Ｈ″になり、入力バッファレジスタＩＮのラッチ信号
１０３がアクティブとなって１０９の外部データバス端
子上のデータが入カバッファレジスタＩＮヘラッチされ
る。
それと同時にＩＢＦフラグがセットされ（ＩＮＴ端子は
“Ｌ″に変化する）、ＩＢＦの立ち上がりでＣＰＵに対
して割込み処理の起動が要求される。
“Ｌ″に変化する）、ＩＢＦの立ち上がりでＣＰＵに対
して割込み処理の起動が要求される。
この割込み処理の要求に対し、ＣＰＵは割込み処理ルー
チンの中で入力バッファレジスタＩＮのデータをリード
する。するとＩＢＦフラグが入力バッファレジスタＩＮ
のリード信号１０７によってクリアされる為ＩＮＴ端子
はＬｎから“Ｈ”へ変化する。マスタＣＰＵは、このＩ
ＮＴ端子の立ちあがりを検出し割込み処理を起動し次の
ライト動作に入る。そして、最後のデータをマスタＣＰ
Ｕがスｌ／−ブＣＰＵにライトした時に入力バッファレ
ジスタＩＮにデータがう、チされると同時に、ＩＢＦフ
ラグセットされ、割込み処理が要求される。この割込み
処理ルーチンでは、入力されたデータの個数をチエツク
しており、最後のデータを受は取ったらモードレジスタ
１１０を０にリセッ）Ｌ、、その後に入力バッファレジ
スタＩＮをリードする。この場合ＩＮＴ端子はＴｌ下か
らＯＢＦ出力に切り換えられその後にリードするので、
Ｉｌｌ Ｌ ｎのままでありマスタＣＰＵに対しては割
込みを要求しない（ＩＢＦ’フラグはクリアされる）。
チンの中で入力バッファレジスタＩＮのデータをリード
する。するとＩＢＦフラグが入力バッファレジスタＩＮ
のリード信号１０７によってクリアされる為ＩＮＴ端子
はＬｎから“Ｈ”へ変化する。マスタＣＰＵは、このＩ
ＮＴ端子の立ちあがりを検出し割込み処理を起動し次の
ライト動作に入る。そして、最後のデータをマスタＣＰ
Ｕがスｌ／−ブＣＰＵにライトした時に入力バッファレ
ジスタＩＮにデータがう、チされると同時に、ＩＢＦフ
ラグセットされ、割込み処理が要求される。この割込み
処理ルーチンでは、入力されたデータの個数をチエツク
しており、最後のデータを受は取ったらモードレジスタ
１１０を０にリセッ）Ｌ、、その後に入力バッファレジ
スタＩＮをリードする。この場合ＩＮＴ端子はＴｌ下か
らＯＢＦ出力に切り換えられその後にリードするので、
Ｉｌｌ Ｌ ｎのままでありマスタＣＰＵに対しては割
込みを要求しない（ＩＢＦ’フラグはクリアされる）。
スレーブＣＰＵは、イスタＣＰＵから転送された所定の
個数のデータを処理した後、次は出力バッファレジスタ
ＯＵＴへ所定の回数だけライト動作を行なわせる。この
ときには、まずスレーブＣＰＵが出力バッファレジスタ
ＯＵＴへデータをライトすると同時にＯＢＦフラグがセ
ットされ工ＮＴ端子が′″Ｌ”から′Ｈ″へ変化し、ｉ
スタＣＰＵへ対し割込み処理を要求する（このマスクＣ
ＰＵの割込み処理は、リード動作を行なうから、最初の
ライト動作を所定回数だけ行なった後、リード動作に変
わる様なプログラムにしておく必要がある）０割込み処
理ルーチンで出力バッファレジスタＯＵＴをリードする
と共に、スレーブＣＰＵのＯＢＦフラグがクリアされ、
スレーブＣＰＵ内では、出力バッファレジスタ０ＵＴ−
１次のデータのライト動作に入る。
個数のデータを処理した後、次は出力バッファレジスタ
ＯＵＴへ所定の回数だけライト動作を行なわせる。この
ときには、まずスレーブＣＰＵが出力バッファレジスタ
ＯＵＴへデータをライトすると同時にＯＢＦフラグがセ
ットされ工ＮＴ端子が′″Ｌ”から′Ｈ″へ変化し、ｉ
スタＣＰＵへ対し割込み処理を要求する（このマスクＣ
ＰＵの割込み処理は、リード動作を行なうから、最初の
ライト動作を所定回数だけ行なった後、リード動作に変
わる様なプログラムにしておく必要がある）０割込み処
理ルーチンで出力バッファレジスタＯＵＴをリードする
と共に、スレーブＣＰＵのＯＢＦフラグがクリアされ、
スレーブＣＰＵ内では、出力バッファレジスタ０ＵＴ−
１次のデータのライト動作に入る。
以上の様に、プログラムのソフトを工夫することによっ
て、ＩＮＴ端子だけでもＩＢＦとＯＢＦ端子と１〜ての
機能を果たすことができる。
て、ＩＮＴ端子だけでもＩＢＦとＯＢＦ端子と１〜ての
機能を果たすことができる。
以上説明したように本発明は、モードレジスタを設け、
マスタＣＰＵに対する割込み要求信号のＩＢＦあるいは
ＯＢＦのうちのいづれかを選択して出力させる事によっ
て、端子数を減らし、有効なボートなどの端子をふやす
ことができるという効果がある。
マスタＣＰＵに対する割込み要求信号のＩＢＦあるいは
ＯＢＦのうちのいづれかを選択して出力させる事によっ
て、端子数を減らし、有効なボートなどの端子をふやす
ことができるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は、マ
スタＣＰＵとの接続も含めた従来の構成図である。 ＭＣＰＵ・・・・・・マスタＣＰＵ％５ＣＰＵ・・・・
・・スレーブＣＰＵ、ＡＢ・・・・・・システムアドレ
スバス、ＤＢ・・・・・・システムデータバス、Ｃ８・
・・・・・チップセレクト信号およびその入力端子、Ａ
Ｏ・・・・・・アドレス０信号およびその入力端子、■
・・・・・・ライト制御信号およびその入力端子、πｒ
・・・・・・リード制御信号端子、１丁丁・・・・・・
入カバッファレジスタ書き込みフラグおよびその入力端
子、ＯＢＦ・・・・・・出力バッファレジスタ書き込み
フラグおよびその入力端子、ＢＵＦＦ・・・・・・入出
力バッファ、ＳＴＳ・・・・・・ステータスレジスタ、
ＯＵＴ・・・・・・出力バッファｌ／ジスタ、ＩＮ・・
・・・・入力バッファレジスタ、 ＩＤＢ・・・・・
・内部データバス、ＣＰ ＴＪ・・・・・・中央処理装
置、ＩＮＴ・・・・・・マスタＣＰＵへの割込み要求信
号およびその入力端子、１００，２００・・・・・・リ
ードライ） 制御Ｌ １０１ 、２０ Ｘ・・・・・
・ステータスレジスタのマスタＣＰＵへのリード信号、
、１０２゜２０２・・・・・・出力バッファレジスタの
マスタＣＰＵへのリード信号、１０３，２０３・・・・
・・入力バッファレジスタのラッチ信号、１０４，２０
４・・・・・・ステータスレジスタラッチ信号、１０５
，２０５・・・・・・ステータスレジスタのマスタＣＰ
Ｕへのリード信号、１０６，２０６・・・・・・出力バ
ッファレジスタのラッチ信号、１０７，２０７・・・・
・・入力バッファレジスタのマスタＣＰＵへのリード信
号、２０８・・・・・・デコーダー １０９，２０９・
・・・・・外部データバス端子、１１０・・・・・・モ
ードレジスタ、１１１・・・・・・選択回路（セレクタ
）。 代理人 弁理士 内 原 晋 箔１
スタＣＰＵとの接続も含めた従来の構成図である。 ＭＣＰＵ・・・・・・マスタＣＰＵ％５ＣＰＵ・・・・
・・スレーブＣＰＵ、ＡＢ・・・・・・システムアドレ
スバス、ＤＢ・・・・・・システムデータバス、Ｃ８・
・・・・・チップセレクト信号およびその入力端子、Ａ
Ｏ・・・・・・アドレス０信号およびその入力端子、■
・・・・・・ライト制御信号およびその入力端子、πｒ
・・・・・・リード制御信号端子、１丁丁・・・・・・
入カバッファレジスタ書き込みフラグおよびその入力端
子、ＯＢＦ・・・・・・出力バッファレジスタ書き込み
フラグおよびその入力端子、ＢＵＦＦ・・・・・・入出
力バッファ、ＳＴＳ・・・・・・ステータスレジスタ、
ＯＵＴ・・・・・・出力バッファｌ／ジスタ、ＩＮ・・
・・・・入力バッファレジスタ、 ＩＤＢ・・・・・
・内部データバス、ＣＰ ＴＪ・・・・・・中央処理装
置、ＩＮＴ・・・・・・マスタＣＰＵへの割込み要求信
号およびその入力端子、１００，２００・・・・・・リ
ードライ） 制御Ｌ １０１ 、２０ Ｘ・・・・・
・ステータスレジスタのマスタＣＰＵへのリード信号、
、１０２゜２０２・・・・・・出力バッファレジスタの
マスタＣＰＵへのリード信号、１０３，２０３・・・・
・・入力バッファレジスタのラッチ信号、１０４，２０
４・・・・・・ステータスレジスタラッチ信号、１０５
，２０５・・・・・・ステータスレジスタのマスタＣＰ
Ｕへのリード信号、１０６，２０６・・・・・・出力バ
ッファレジスタのラッチ信号、１０７，２０７・・・・
・・入力バッファレジスタのマスタＣＰＵへのリード信
号、２０８・・・・・・デコーダー １０９，２０９・
・・・・・外部データバス端子、１１０・・・・・・モ
ードレジスタ、１１１・・・・・・選択回路（セレクタ
）。 代理人 弁理士 内 原 晋 箔１
Claims (1)
- 少なくとも所定ビット幅のパラレルデータの入出力を行
なう外部データバス端子と、前記外部データバス端子に
入力される前記パラレルデータをラッチする第一のレジ
スタと、前記外部データバス端子から出力する前記パラ
レルデータを記憶する第二のレジスタと、前記第一のレ
ジスタに前記パラレルデータをラッチしたことを検出し
てセット（あるいはリセット）され前記第一のレジスタ
の内容が読み出されたことを検出してリセット（あるい
はセット）される第一のフラグと、前記第二のレジスタ
に前記パラレルデータを記憶したことを検出してセット
（あるいはリセット）され前記外部データバス端子から
前記パラレルデータを出力したことを検出してリセット
（あるいはセット）される第二のフラグと、前記の第１
のフラグ又は第二のフラグの内容のいづれかを選択する
回路とを備えたことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29851588A JPH02144653A (ja) | 1988-11-25 | 1988-11-25 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29851588A JPH02144653A (ja) | 1988-11-25 | 1988-11-25 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02144653A true JPH02144653A (ja) | 1990-06-04 |
Family
ID=17860719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29851588A Pending JPH02144653A (ja) | 1988-11-25 | 1988-11-25 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02144653A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009517597A (ja) * | 2005-12-01 | 2009-04-30 | ルノー・エス・アー・エス | 内燃機関用の改良された供給空気分配装置 |
-
1988
- 1988-11-25 JP JP29851588A patent/JPH02144653A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009517597A (ja) * | 2005-12-01 | 2009-04-30 | ルノー・エス・アー・エス | 内燃機関用の改良された供給空気分配装置 |
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