JPS63279359A - マルチｃｐｕのデ−タ受け渡し装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はデータ受け渡し装置、特に２以上のＣＰＵを有
したマルチＣＰＵシステムにおけるＣＰＵ間のデータ受
け渡し装置の改良の関するものである。

［従来の技術］ 近年、各種コンピュータなどにおいてその処理内容の複
雑化に伴いマルチＣＰＵシステムが要求されるが、該マ
ルチＣＰＵシステムにおいてはＣＰＵ間のデータを受け
渡す必要があり、たとえ複数個のＣＰＵを備えていても
各ＣＰＵ間のデータ転送がなされなければマルチＣＰＵ
システムとしての機能は果せない。

このため、従来のマルチＣＰＵシステムにおいては、各
ＣＰＵ間のデータ授受を行うためいくつかの方法が開発
されている。

第２図には従来のマルチＣＰＵシステムにおけるデータ
受け渡し装置が示されている。

まず、第２図（Ａ）に示す第１従来例では、マルチＣＰ
Ｕシステムとして第１ＣＰＵ　（１）と第２ＣＰＵ　（
２）と、を含む。

そして、第１ＣＰＵ　（１）と第２ＣＰＵ　（２）には
それぞれ第１Ｉ／Ｏポート（３）と、第２１／Ｏポート
（４）と、により結合されている。

以上のような第１従来例によれば、極めて簡易な構成で
しかも部品点数も少なくてすむが、一方転送速度が遅く
しかも各ＣＰＵ　（１）、（２）の負担が大きいという
問題点がある。

すなわち、第１Ｉ／Ｏポート（３）は第１ＣＰＵのＩ／
Ｏマツプの支配下におかれ、第２Ｉ／Ｏポート（４）は
第２ＣＰＵ　（２）の支配下におかれるため、各ＣＰＵ
　（１）、（２）の負担が重く、データ瓜が大きく高い
転送速度を要求されるマルチＣＰＵシステムには不向き
となってしまう。

一方、第２図（Ｂ）に示す第２従来例では、第１ＣＰＵ
　（１）と第２ＣＰＵ　（２）とをそれぞれ第１シリア
ルインターフエースＩ／Ｆという（５）と第２シリアル
Ｉ／Ｆ　（６）とにより結合している。

この第２従来例によれば、若干名ＣＰＵ　（１）。

（２）の負担は軽くなるものの、各ＣＰＵの種類に応じ
た専用のシリアルＩ／Ｆ用のり、Ｓ　Ｉを利用しないと
ＣＰＵと前記ＬＳＩとの信号接続が複雑となってしまう
。　゛ しかも、各ＣＰＵ　（１）、（２）はそれぞれパラレル
アウトされたデータをシリアルＩ／Ｆ（５）、（６）に
より一度シリアル変換してがらデータ伝送を行わなけれ
ばならず、転送速度が遅くなってしまうという問題点を
生じる。

これに対し、第２図（Ｃ）に示す従来例では、第１ＣＰ
Ｕ　（１）と第２ＣＰＵ　（２）の結合に、バスバッフ
ァ（７）、（８）　、共有メモリ（９）、バス制御回路
（／Ｏ）を用いている。

すなわち、第１ＣＰＵ　（１）は第１パスバツフア（７
）に接続され、第２ＣＰＵ　（２）は第２パスバツフア
（８）に接続されている。そして、各バスバッファ（７
）、（８）を接続するバス上には、共有メモリ（９）が
配置される。また、ＣＰＵ　（１）、（２）の出力はバ
ス制御回路（／Ｏ）にも入力され、該バス制御回路（／
Ｏ）は各バスバッファ（７）、（８）を制御する。

ＣＰＵ　（１）、（２）のアドレス線上に位置したメモ
リマツプ上に共有メモリ（９）を配置し、各ＣＰＵ　（
１）、（２）からの指示に基づきバス制御回路（／Ｏ）
はバスバッファ　　（７）。

（８）を制御する。そして、該バスバッファ（７）、（
８）によりＣＰＵ　（１）、（２）のいずれかのアドレ
ス線、データ線を指示し共有メモリ（９）とアクセスさ
せるものである。

このような共有メモリ（９）を用いたデータ受け渡し装
置によれば、データの高速転送は可能であるが、一方ハ
ードウエアが非常に複雑になり、システム自体が大きく
なってしまうという問題点を生じる。

［発明が解決しようとする問題点１ 以上のように、従来のマルチＣＰＵのデータ受け渡し装
置によれば、データの転送速度を向上させるには部品点
数を増加させなければならず、一方部品点数を減少させ
るとデータの転送速度が遅くなったりあるいはＣＰＵの
処理負担が増加するなどの問題点が生じる。

本発明は前記従来技術の問題点に鑑みなされたものであ
り、ＣＰＵの処理負担の軽減、データ転送速度の向上を
図りつつ部品点数の減少を図ることのできるマルチＣＰ
Ｕのデータ受け渡し装置を提供することにある。

［問題点を解決するための手段］ 前記目的を達成するために本発明に係るマルチＣＰＵの
データ受け渡し装置は、各ＣＰＵとのデータの授受を行
う共有メモリと、メインＣＰＵを存するメインＣＰＵ回
路と、サブＣＰＵを有するサブＣＰＵ回路と、制御回路
と、を有する。

そして、前記メインＣＰＵ回路は、Ｉｌｏを介してデー
タの入出力を行い、前記共有メモリをＩ／Ｏマツプ上に
配置している。

前記サブＣＰＵ回路は、前記共有メモリをサブＣＰＵの
メモリマツプ上に配置する。

さらに、前記制御回路は前記各ＣＰＵ回路を選択的に共
有メモリとアクセスさせるものである。

［作用］ 本発明に係るマルチＣＰＵのデータ受け渡し装置は前述
した手段を有するので、メインＣＰＵとサブＣＰ　Ｕの
間でデータ授受を行う場合には、例えば制御囲路はメイ
ンＣＰＵと共有メモリをアクセス可能とする。そして、
メインＣＰＵはＩｌｏを介して共有メモリに所定のリー
ド／ライトを行うこととなる。

ここで、メインＣＰＵにとっては、共有メモリはＩ／Ｏ
マツプ上にあるため、該共有メモリのリード／ライトは
Ｉ／Ｏアドレス上で行われる。

これに対し、サブＣＰＵが共有メモリとアクセスする場
合には、制御回路はサブＣＰＵと共有メモリとのアクセ
スを可能とし、サブＣＰＵは共有メモリ上に所定のリー
ド／ライトを行う。

ここで、共有メモリはサブＣＰＵに対して通常のメモリ
マツプ上のメモリとして取り扱われることとなる。

以」二のように、共有メモリを支配するハードウェアは
、メインＣＰＵではＩｌｏに、サブＣＰＵはそのメモリ
空間に割り付けられているため、ハードウェアの部品点
数を少なく、しかもデータ処理速度を高速化することが
可能となる。

［実施例］ 以下、図面に基づいて本発明の好適な実施例を説明する
。

第１図には本発明に係るマルチＣＰＵのデータ受け渡し
装置の一実施例が示されており、前記第２図と対応する
部分には同一符号を付し説明を省略する。

本発明において特徴的なことは、共有メモリをメインＣ
ＰＵに対してはＩ／Ｏマツプ上に、サブＣＰＵに対して
はそのメモリマツプ上に配置したことであり、このため
本実施例においては、メインＣＰＵ　（１１）はＩ／Ｏ
ポート（１２）と、またサブＣＰＵ　（１３）はバスバ
ッファ（１４）と、それぞれ結合されている。

そして、Ｉ／Ｏポート（１２）とバスバッファ（１４）
を結ぶバス上には共有メモリ（９）が接続されている。

一方、メインＣＰＵ　（１１）は制御回路（１５）に接
続され、該制御回路（１５）はＩ／Ｏボート（１２）及
びバスバッファ（１４）を制御する。

さらに、制御回路（１５）はサブＣＰＵ　（１３）にも
接続され、該サブＣＰＵ　（１３）の出力は応答回路（
１６）を介して制御回路（１５）に入力される。

ここで、メインＣＰＵ　（１１）に対しては共有メモリ
（９）をＩ／Ｏマツプ上に配置し、一方サブＣＰＵ　（
１３）に対しては該共有メモリ（９）をそのメモリマツ
プ上に配置している。

そして、一般的にＣＰＵを搭載したシステムではリセッ
ト信号解除後、ＣＰＵのプログラムカウンタの内容をア
ドレスとしてプログラムを読み出すので、サブＣＰＵ　
（１３）に対する共有メモリ（９）のメモリマツプはス
タートアドレス以外のメモリ空間に配置されている。

本実施例に係るマルチＣＰＵのデータ受け渡し装置は概
略以上のように構成され、次にその作用について説明す
る。

まず、メインＣＰＵ　（１１）とサブＣＰＵ　（１３）
の間でデータ転送を行う場合には、メインＣＰＵ　（１
１）はサブＣＰＵ　（１３）に対してこれからデータ授
受を行うことを制御回路（１５）に指示する（信号Ｓ１
）。制御回路（１５）はメインＣＰＵ　（１１）からの
指示に基づきサブＣＰＵ（１３）に対して割込み要求信
号Ｓ２を出力する。

そして、サブＣＰＵ　（１３）が割込み要求信号Ｓ　に
対する応答信号Ｓ３を応答回路（１６）を介して制御回
路（１５）に出力し、共有メモリ（９）に対するデータ
のリード／ライトが行われる。

すなわち、制御回路（１５）が割込み要求信号Ｓ　に対
する応答信号Ｓ３を入力すると、メインＣＰＵ　（１１
）は制御回路（１５）に対してＩ／Ｏポート（１２）及
びバスバッファ（１４）の入力端に供給されている信号
のいずれかを共有メモリ（９）に転送するための選択を
行うよう指示する。

ここで、例えば制御回路（１５）がメインＣＰＵ　（１
１）からＩ／Ｏボート（１２）に供給されている入力信
号Ｓ４を選択すると、共有メモリ（９）はメインＣＰＵ
（１１）１．：対して■／Ｏマツプ」二にあるため、Ｉ
／Ｏアドレス上でリード／ライトが行われることとなる
。

これに対し、制御回路（１５）がサブＣＰＵ（１３）か
らバッファ（１４）に供給されている入力信号Ｓ５を選
択すると、共有メモリ（９）はサブＣＰＵ　（１３）に
対して通常のメモリマツプ」このメモリとして取り扱わ
れることとなる。

そして、メインＣＰＵ　（１１）が所定のデータを共有
メモリ（９）からリード／ライトを行った後、必要に応
じ制御回路（１５）に対し指示を与え共有メモリ（９）
の支配権をサブＣＰＵ　（１３）に渡す。

なお、メインＣＰＵ　（１１）が共有メモリ（９）を必
要とした場合には、前記同様にサブＣＰＵ（１３）に対
して割込み要求信号Ｓ２を出力した後、共有メモリ（９
）の支配権が渡されるのを待つこととなる。

以上説明したように、本実施例に係るデータ受け渡し装
置によれば、サブＣＰＵ　（１３）は共有メモリ（９）
をモニタプログラム的、すなわちメインＣＰＵ　（１１
）からサブＣＰＵ　（１３）に転送されるＢＯＯＴプロ
グラムとして扱うこととなり、所定のプログラムを授受
した後は該共有メモリ（９）をデータの授受に利用する
ことが可能となる。

従って、メインＣＰＵ　（１１）の周辺機器をサブＣＰ
Ｕ　（１３）が利用することも可能である。

さらに、共有メモリ（９）を支配するハードウェアの８
割付けがメインＣＰＵ　（１１）ではＩ／Ｏマツプ上に
、サブＣＰＵ（１３）ではそのメモリ空間に割り付けら
れているため、ハードウェアの部品数も少なく、しかも
データ処理速度が早く、さらにいずれかのＣＰＵが暴走
した時にも共有メそり（９）の内容は破壊されないです
むという利点を有する。

なお、本実施例では制御回路（１５）は割込み要求信号
Ｓ　に対する応答信号Ｓ３を待つこととしているが、こ
の応答信号Ｓ３が存在しなくても本発明の作用に何らの
影響を及ぼすものではない。

［発明の効果］ 以上説明したように、本発明に係るマルチＣＰＵのデー
タ受け渡し装置によれば、共有メモリをメインＣＰＵは
Ｉ／Ｏマツプ上に、サブＣＰＵはメモリマツプ上に配置
することとしたので、データの転送速度が早く、しかも
部品点数の少ない装置ｔを得ることが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るマルチＣＰＵのデータ
受け渡し装置ガの構成図、第２図は従来のマルチＣＰＵ
のデータ受け渡し装置の説明図である。 図において、（９）は共有メモリ、（１１）はメインＣ
ＰＵ、（１２）はＩ／Ｏポート、（１３）はサブＣＰＵ
、（１５）は制御回路である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人　弁理士　大　岩　増　雄 （他　２名） 第１図 第２図 手続補正書３自発ゝ １、事件の表示　　　特願昭　６２−１１５１３５号２
、発明の名称 マルチＣＰＵのデータ受け渡し装置 ３、補正をする者 特許請求の範囲 （１）プログラムカウンタの内容をアドレスとしてプロ
グラムメモリからの命令を解読実行するＣＰＵを複数個
備えたマルチＣＰＵのデータ受け渡し装置において、 各ＣＰＵよりのデータの授受を行う共有メモリと、 Ｉ／Ｏポートを介してデータの入出力を行い、前記共有
メモリをＩ／Ｏマツプ上に配置するメインＣＰＵを有す
るメインＣＰＵ回路と、前記共有メモリをそのメモリマ
ツプ上に配置するサブＣＰＵを有するサブＣＰＵ回路と
、前記各ＣＰＵ回路のＣＰＵを選択的に共有メモリとア
クセスさせる制御回路と、 を備えたことを特徴とするマルチＣＰＵのデータ受け渡
し装置。 （２）前記サブＣＰＵ回路は、サブＣＰＵに接続された
バスバッファを有し、該バスバッファを介してメインＣ
ＰＵとのデータ授受が行われることを特徴とする特許請
求の範囲第（１）項記載のマルチＣＰＵのデータ受け渡
し装置。 （３）前記制御回路はいずれかのＣＰＵの指令に基づき
他のＣＰＵに割込み要求信号を発し、共有メモリの支配
権を移転させることを特徴とする特許請求の範囲第（１
）項又は（２）項記載のマルチＣＰＵのデータ受け渡し
装置。

Claims (3)

【特許請求の範囲】
1. （１）プログラムカウンタの内容をアドレスとしてプロ
   グラムメモリからの命令を解読実行するＣＰＵを複数個
   備えたマルチＣＰＵのデータ受け渡し装置において、 各ＣＰＵよりのデータの授受を行う共有メモリと、 Ｉ／Ｏポートを介してデータの入出力を行い、前記共有
   メモリをＩ／Ｏマップ上に配置するメインＣＰＵを有す
   るメインＣＰＵ回路と、 前記共有メモリをそのメモリマップ上に配置するサブＣ
   ＰＵを有するサブＣＰＵ回路と、 前記各ＣＰＵ回路のＣＰＵを選択的に共有メモリとアク
   セスさせる制御回路と、 を備えたことを特徴とするマルチＣＰＵのデータ受け渡
   し装置。
2. （２）前記サブＣＰＵ回路は、サブＣＰＵに接続された
   バスバッファを有し、該バスバッファを介してメインＣ
   ＰＵとのデータ授受が行われることを特徴とする特許請
   求の範囲第（１）項記載のマルチＣＰＵのデータ受け渡
   し装置。
3. （３）前記制御回路はいずれかのＣＰＵの指令に基づき
   他のＣＰＵに割込み要求信号を発し、共有メモリの支配
   権を移転させることを特徴とするマルチＣＰＵのデータ
   受け渡し装置。