JPH0786852B2 - Ｉ／ｏプロセッサのデータ転送方式 - Google Patents
Ｉ／ｏプロセッサのデータ転送方式Info
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- JPH0786852B2 JPH0786852B2 JP62258814A JP25881487A JPH0786852B2 JP H0786852 B2 JPH0786852 B2 JP H0786852B2 JP 62258814 A JP62258814 A JP 62258814A JP 25881487 A JP25881487 A JP 25881487A JP H0786852 B2 JPH0786852 B2 JP H0786852B2
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- Japan
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- bus
- speed
- microprocessor
- controller
- memory
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、コンピュータシステムと入出力装置（I/O装
置）とを接続するために使用するI/Oプロセッサのデー
タ転送方式に関する。
置）とを接続するために使用するI/Oプロセッサのデー
タ転送方式に関する。
（従来の技術） 従来この種のI/Oプロセッサとしては、第２図に示すも
のが知られている。すなわち同図において、200はコン
ピュータシステムのCPU、300は後述する入出力装置との
間でデータの授受を行うメモリであり、I/Oプロセッサ1
00′は、前記CPU200及びメモリ300にシステムバス400を
介して接続されている。
のが知られている。すなわち同図において、200はコン
ピュータシステムのCPU、300は後述する入出力装置との
間でデータの授受を行うメモリであり、I/Oプロセッサ1
00′は、前記CPU200及びメモリ300にシステムバス400を
介して接続されている。
そして、I/Oプロセッサ100′はマイクロプロセッサ101
を備えており、このマイクロプロセッサ101は、マイク
ロプロセッサバス102及びバストランシーバ103を介して
前記システムバス400に接続されている。また、マイク
ロプロセッサバス102にはバッファメモリ104及びDMA
（ダイレクト・メモリ・アクセス）コントローラ105が
接続されている。
を備えており、このマイクロプロセッサ101は、マイク
ロプロセッサバス102及びバストランシーバ103を介して
前記システムバス400に接続されている。また、マイク
ロプロセッサバス102にはバッファメモリ104及びDMA
（ダイレクト・メモリ・アクセス）コントローラ105が
接続されている。
更に、マイクロプロセッサバス102には、低速I/Oコント
ローラ106,107を介して、例えば低速入出力装置として
のキャラクタディスプレイ装置501及びプリンタ502がそ
れぞれ接続され、また、高速I/Oコントローラ108,109を
介して高速入出力装置としてのハードディスク装置503
及び磁気テープ装置504がそれぞれ接続されている。
ローラ106,107を介して、例えば低速入出力装置として
のキャラクタディスプレイ装置501及びプリンタ502がそ
れぞれ接続され、また、高速I/Oコントローラ108,109を
介して高速入出力装置としてのハードディスク装置503
及び磁気テープ装置504がそれぞれ接続されている。
このように構成されたシステムにおいて、I/Oプロセッ
サ100′によるデータ転送は以下の如く行われる。
サ100′によるデータ転送は以下の如く行われる。
すなわち、高速入出力装置であるハードディスク装置50
3及び磁気テープ装置504のデータは、DMAコントローラ1
05のDMA転送により、マイクロプロセッサバス102、バス
トランシーバ103及びシステムバス400を経由してメモリ
300との間で転送される（図中、矢印d1）。
3及び磁気テープ装置504のデータは、DMAコントローラ1
05のDMA転送により、マイクロプロセッサバス102、バス
トランシーバ103及びシステムバス400を経由してメモリ
300との間で転送される（図中、矢印d1）。
一方、低速入出力装置であるキャラクタディスプレイ装
置501及びプリンタ502のデータは、マイクロプロセッサ
101によりバッファメモリ104に一旦転送される（図中、
矢印d2）。そしてその後、DMAコントローラ105により、
バッファメモリ104からマイクロプロセッサバス102、バ
ストランシーバ103及びシステムバス400を経由してメモ
リ300との間で転送が行われる（図中、矢印d3）。
置501及びプリンタ502のデータは、マイクロプロセッサ
101によりバッファメモリ104に一旦転送される（図中、
矢印d2）。そしてその後、DMAコントローラ105により、
バッファメモリ104からマイクロプロセッサバス102、バ
ストランシーバ103及びシステムバス400を経由してメモ
リ300との間で転送が行われる（図中、矢印d3）。
（発明が解決しようとする問題点） このように構成されたI/Oプロセッサ100′において、高
速I/Oコントローラ108,109とメモリ300間のDMA転送中に
は、DMAコントローラ105がマイクロプロセッサバス102
を獲得してデータ転送を行うことになる。しかるに、高
速I/Oコントローラ108,109にハードディスク装置503等
の高速入出力装置が接続されている場合、マイクロプロ
セッサバス102は高速入出力装置のデータ転送のために
占有されてしまい、キャラクタディスプレイ装置501等
の低速入出力装置とバッファメモリ104との間のデータ
転送は実行不可能となる。
速I/Oコントローラ108,109とメモリ300間のDMA転送中に
は、DMAコントローラ105がマイクロプロセッサバス102
を獲得してデータ転送を行うことになる。しかるに、高
速I/Oコントローラ108,109にハードディスク装置503等
の高速入出力装置が接続されている場合、マイクロプロ
セッサバス102は高速入出力装置のデータ転送のために
占有されてしまい、キャラクタディスプレイ装置501等
の低速入出力装置とバッファメモリ104との間のデータ
転送は実行不可能となる。
従って、高速入出力装置及び低速入出力装置によるデー
タ転送を並行して実行するためには高速入出力装置のデ
ータ転送速度を遅くしなくてはならず、その場合にはコ
ンピュータシステムの性能が低下してしまうという問題
があった。
タ転送を並行して実行するためには高速入出力装置のデ
ータ転送速度を遅くしなくてはならず、その場合にはコ
ンピュータシステムの性能が低下してしまうという問題
があった。
本発明は上記問題点を解決するために提案されたもの
で、その目的とするところは、高速入出力装置とシステ
ムバス上のメモリ間、及び低速入出力装置とバッファメ
モリ間のデータ転送を、転送速度を低下させることなく
並行して実行可能とし、もってコンピュータシステムの
性能低下を防止するようにしたI/Oプロセッサのデータ
転送方式を提供することにある。
で、その目的とするところは、高速入出力装置とシステ
ムバス上のメモリ間、及び低速入出力装置とバッファメ
モリ間のデータ転送を、転送速度を低下させることなく
並行して実行可能とし、もってコンピュータシステムの
性能低下を防止するようにしたI/Oプロセッサのデータ
転送方式を提供することにある。
（問題点を解決するための手段） 上記目的を達成するため、本発明は、いわゆるDMA転送
により低速及び高速入出力装置とコンピュータシステム
のシステムバス上のメモリとの間でデータ転送を行うI/
Oプロセッサのデータ転送方式において、まず、I/Oプロ
セッサの内部バスを、マイクロプロセッサ、バッファメ
モリ及び低速I/Oコントローラに接続されるマイクロプ
ロセッサバスと、DMAコントローラ及び高速I/Oコントロ
ーラに接続されかつバストランシーバを介してシステム
バスに接続されるI/Oバスとに分離可能なバスバッファ
を設ける。このバスバッファは、マイクロプロセッサか
らの指令により動作する。
により低速及び高速入出力装置とコンピュータシステム
のシステムバス上のメモリとの間でデータ転送を行うI/
Oプロセッサのデータ転送方式において、まず、I/Oプロ
セッサの内部バスを、マイクロプロセッサ、バッファメ
モリ及び低速I/Oコントローラに接続されるマイクロプ
ロセッサバスと、DMAコントローラ及び高速I/Oコントロ
ーラに接続されかつバストランシーバを介してシステム
バスに接続されるI/Oバスとに分離可能なバスバッファ
を設ける。このバスバッファは、マイクロプロセッサか
らの指令により動作する。
そして、高速入出力装置のデータは、バスバッファによ
りマイクロプロセッサバスと切り離されたI/Oバス、高
速I/Oコントローラ及びバストランシーバを介してシス
テムバス上のメモリとの間でDMA転送する。
りマイクロプロセッサバスと切り離されたI/Oバス、高
速I/Oコントローラ及びバストランシーバを介してシス
テムバス上のメモリとの間でDMA転送する。
また、低速入出力装置のデータは、高速入出力装置のデ
ータをDMA転送している間は、マイクロプロセッサのプ
ログラムに従い低速I/Oコントローラ及びマイクロプロ
セッサバスを介してバッファメモリとの間で転送し、高
速入出力装置のデータの非転送時には、バスバッファに
より相互に接続されたマイクロプロセッサバス及びI/O
バス、並びにバストランシーバを介してバッファメモリ
とシステムバス上のメモリとの間でDMA転送するもので
ある。
ータをDMA転送している間は、マイクロプロセッサのプ
ログラムに従い低速I/Oコントローラ及びマイクロプロ
セッサバスを介してバッファメモリとの間で転送し、高
速入出力装置のデータの非転送時には、バスバッファに
より相互に接続されたマイクロプロセッサバス及びI/O
バス、並びにバストランシーバを介してバッファメモリ
とシステムバス上のメモリとの間でDMA転送するもので
ある。
（作用） 本発明によれば、高速入出力装置がシステムバス上のメ
モリとDMA転送を行う際、マイクロプロセッサからの指
令により、バスバッファが、I/Oプロセッサの内部バス
を低速入出力装置側のマイクロプロセッサバスと高速入
出力装置側のI/Oバスとに分離する。これにより、高速
入出力装置によるDMA転送中も、マイクロプロセッサバ
スは高速入出力装置によって占有されず、低速I/Oコン
トローラを介して低速入出力装置とバッファメモリとの
間で、マイクロプロセッサのプログラムに従い、データ
転送を行うことができる。
モリとDMA転送を行う際、マイクロプロセッサからの指
令により、バスバッファが、I/Oプロセッサの内部バス
を低速入出力装置側のマイクロプロセッサバスと高速入
出力装置側のI/Oバスとに分離する。これにより、高速
入出力装置によるDMA転送中も、マイクロプロセッサバ
スは高速入出力装置によって占有されず、低速I/Oコン
トローラを介して低速入出力装置とバッファメモリとの
間で、マイクロプロセッサのプログラムに従い、データ
転送を行うことができる。
また、高速入出力装置によるデータの非転送時には、マ
イクロプロセッサからの指令により、バスバッファがマ
イクロプロセッサバスとI/Oバスとを接続する。従っ
て、これらのバス、バストランシーバ及びシステムバス
を介し、バッファメモリとシステムバス上のメモリとの
間でDMA転送が行われる。
イクロプロセッサからの指令により、バスバッファがマ
イクロプロセッサバスとI/Oバスとを接続する。従っ
て、これらのバス、バストランシーバ及びシステムバス
を介し、バッファメモリとシステムバス上のメモリとの
間でDMA転送が行われる。
（実施例） 以下、図に沿って本発明の一実施例を説明する。第１図
は、この実施例にかかるI/Oプロセッサを用いた入出力
制御システムのブロック図である。
は、この実施例にかかるI/Oプロセッサを用いた入出力
制御システムのブロック図である。
同図において、前記同様に200はコンピュータシステム
のCPU、300はメモリ、400はシステムバスであり、I/Oプ
ロセッサ100は、システムバス400と低速入出力装置とし
てのキャラクタディスプレイ装置501及びプリンタ502、
並びに高速入出力装置としてのハードディスク装置503
及び磁気テープ装置504との間に接続されている。
のCPU、300はメモリ、400はシステムバスであり、I/Oプ
ロセッサ100は、システムバス400と低速入出力装置とし
てのキャラクタディスプレイ装置501及びプリンタ502、
並びに高速入出力装置としてのハードディスク装置503
及び磁気テープ装置504との間に接続されている。
I/Oプロセッサ100の内部において、マイクロプロセッサ
101は、マイクロプロセッサバス102、バスバッファ11
1、I/Oバス110及びバストランシーバ103を介して前記シ
ステムバス400に接続されている。ここで、バスバッフ
ァ111は、マイクロプロセッサバス102とI/Oバス110とを
マイクロプロセッサ101からの切り離し信号によって切
り離すものであり、前記切り離し信号によりハイインピ
ーダンスとなる３ステートの双方向バスバッファ等によ
り構成されている。
101は、マイクロプロセッサバス102、バスバッファ11
1、I/Oバス110及びバストランシーバ103を介して前記シ
ステムバス400に接続されている。ここで、バスバッフ
ァ111は、マイクロプロセッサバス102とI/Oバス110とを
マイクロプロセッサ101からの切り離し信号によって切
り離すものであり、前記切り離し信号によりハイインピ
ーダンスとなる３ステートの双方向バスバッファ等によ
り構成されている。
また、マイクロプロセッサバス102にはバッファメモリ1
04及び低速I/Oコントローラ106,107が接続され、これら
のコントローラ106,107にはキャラクタディスプレイ装
置501及びプリンタ502がそれぞれ接続されている。更
に、I/Oバス110にはDMAコントローラ105及び高速I/Oコ
ントローラ108,109が接続され、これらのコントローラ1
08,109にはハードディスク装置503及び磁気テープ装置5
04がそれぞれ接続されている。
04及び低速I/Oコントローラ106,107が接続され、これら
のコントローラ106,107にはキャラクタディスプレイ装
置501及びプリンタ502がそれぞれ接続されている。更
に、I/Oバス110にはDMAコントローラ105及び高速I/Oコ
ントローラ108,109が接続され、これらのコントローラ1
08,109にはハードディスク装置503及び磁気テープ装置5
04がそれぞれ接続されている。
なお、マイクロプロセッサ101は各I/Oコントローラ106
〜109へのコマンドの書き込み及びI/Oコントローラ108,
109内のレジスタの読み出しを行うが、高速I/Oコントロ
ーラ108,109に対するこれらの処理は、バスバッファ111
によりマイクロプロセッサバス102とI/Oバス110とが接
続されている状態で行われる。
〜109へのコマンドの書き込み及びI/Oコントローラ108,
109内のレジスタの読み出しを行うが、高速I/Oコントロ
ーラ108,109に対するこれらの処理は、バスバッファ111
によりマイクロプロセッサバス102とI/Oバス110とが接
続されている状態で行われる。
次に、この動作を説明する。まず、ハードディスク装置
503等の高速入出力装置のデータ転送は、DMAコントロー
ラ105により行われる。すなわち、この時、I/Oバス110
はバスバッファ111によりマイクロプロセッサバス102と
切り離されており、高速I/Oコントローラ108,109とシス
テムバス400上のメモリ300との間では、I/Oバス110、バ
ストランシーバ103及びシステムバス400を介してデータ
転送が直接実行される（データの流れを図中、矢印d1で
示す）。
503等の高速入出力装置のデータ転送は、DMAコントロー
ラ105により行われる。すなわち、この時、I/Oバス110
はバスバッファ111によりマイクロプロセッサバス102と
切り離されており、高速I/Oコントローラ108,109とシス
テムバス400上のメモリ300との間では、I/Oバス110、バ
ストランシーバ103及びシステムバス400を介してデータ
転送が直接実行される（データの流れを図中、矢印d1で
示す）。
この間、マイクロプロセッサバス102はI/Oバス110と切
り離されているため、上述の高速入出力装置のデータ転
送時にも、マイクロプロセッサ101からマイクロプロセ
ッサバス102に接続されている低速I/Oコントローラ106,
107へのコマンドの書き込みやコントローラ106,107内の
レジスタの読み出し等の処理を並行して実行することが
できる。
り離されているため、上述の高速入出力装置のデータ転
送時にも、マイクロプロセッサ101からマイクロプロセ
ッサバス102に接続されている低速I/Oコントローラ106,
107へのコマンドの書き込みやコントローラ106,107内の
レジスタの読み出し等の処理を並行して実行することが
できる。
一方、キャラクタディスプレイ装置501等の低速入出力
装置のデータ転送は、マイクロプロセッサ101のプログ
ラムに従い、マイクロプロセッサバス102を経由して低
速I/Oコントローラ106,107とバッファメモリ104との間
で行われる（図中、矢印d2）。このデータ転送は、バス
バッファ111によってマイクロプロセッサバス102とI/O
バス110とが切り離されているため、高速I/Oコントロー
ラ108,109がメモリ300との間でデータ転送を行っている
間でも並行して実行可能である。
装置のデータ転送は、マイクロプロセッサ101のプログ
ラムに従い、マイクロプロセッサバス102を経由して低
速I/Oコントローラ106,107とバッファメモリ104との間
で行われる（図中、矢印d2）。このデータ転送は、バス
バッファ111によってマイクロプロセッサバス102とI/O
バス110とが切り離されているため、高速I/Oコントロー
ラ108,109がメモリ300との間でデータ転送を行っている
間でも並行して実行可能である。
そして、バッファメモリ104とシステムバス400上のメモ
リ300との間のデータ転送は、高速I/Oコントローラ108,
109とメモリ300との間のデータ転送が行われていない
時、またはデータ転送が中断している時に実行される。
この時には、マイクロプロセッサ101からの指令により
バスバッファ111がバスの切り離しを解除し、マイクロ
プロセッサバス102、バスバッファ111、I/Oバス110、バ
ストランシーバ103及びシステムバス400の経路でDMAコ
ントローラ105によりデータ転送が実行される。
リ300との間のデータ転送は、高速I/Oコントローラ108,
109とメモリ300との間のデータ転送が行われていない
時、またはデータ転送が中断している時に実行される。
この時には、マイクロプロセッサ101からの指令により
バスバッファ111がバスの切り離しを解除し、マイクロ
プロセッサバス102、バスバッファ111、I/Oバス110、バ
ストランシーバ103及びシステムバス400の経路でDMAコ
ントローラ105によりデータ転送が実行される。
従ってこの実施例によれば、高速入出力装置のデータ転
送と低速入出力装置のデータ転送とはシステムバス400
上においてのみ競合し、I/Oプロセッサ100の内部バス上
では競合しない。このため、システムバス400のデータ
転送速度が十分速ければ、低速入出力装置との並行した
データ転送のために高速入出力装置のデータ転送速度を
遅くする必要がない。
送と低速入出力装置のデータ転送とはシステムバス400
上においてのみ競合し、I/Oプロセッサ100の内部バス上
では競合しない。このため、システムバス400のデータ
転送速度が十分速ければ、低速入出力装置との並行した
データ転送のために高速入出力装置のデータ転送速度を
遅くする必要がない。
なお、以上の実施例はあくまで例示的なものであり、高
速または低速I/Oコントローラの数や入出力装置の種類
はこれらに何等限定されるものではない。
速または低速I/Oコントローラの数や入出力装置の種類
はこれらに何等限定されるものではない。
（発明の効果） 以上詳述したように本発明によれば、高速入出力装置と
システムバス上のメモリとがDMA転送を行っている間で
も、バスバッファによる内部バスの切り離しによってマ
イクロプロセッサは低速入出力装置に対する命令を実行
することができ、マイクロプロセッサのプログラムに従
って低速入出力装置とバッファメモリとの間でのデータ
転送を並行して行わせることができる。従って、高速入
出力装置のデータ転送速度の低下を防ぐことができ、コ
ンピュータシステムの性能低下を防止することが可能で
ある。
システムバス上のメモリとがDMA転送を行っている間で
も、バスバッファによる内部バスの切り離しによってマ
イクロプロセッサは低速入出力装置に対する命令を実行
することができ、マイクロプロセッサのプログラムに従
って低速入出力装置とバッファメモリとの間でのデータ
転送を並行して行わせることができる。従って、高速入
出力装置のデータ転送速度の低下を防ぐことができ、コ
ンピュータシステムの性能低下を防止することが可能で
ある。
更に、高速入出力装置がデータ転送中でもマイクロプロ
セッサの処理速度が低下することはないため、従来より
も多数の低速入出力装置を接続することができる等の効
果を有する。
セッサの処理速度が低下することはないため、従来より
も多数の低速入出力装置を接続することができる等の効
果を有する。
また、本発明は、バスバッファによりマイクロプロセッ
サバスと切り離されたI/Oバスを介して、高速入出力装
置とシステムバス上のメモリ（メインメモリ）との間で
直接、DMA転送するため、メインCPUによるデータの入出
力処理を高速化することができる。
サバスと切り離されたI/Oバスを介して、高速入出力装
置とシステムバス上のメモリ（メインメモリ）との間で
直接、DMA転送するため、メインCPUによるデータの入出
力処理を高速化することができる。
DMA転送は、高速入出力装置にかかるデータばかりでな
く、バスバッファを介し相互に接続されたマイクロプロ
セッサバス及びI/Oバスを介して、バッファメモリに格
納された低速入出力装置にかかるデータについてもメイ
ンメモリとの間で行われるため、システム全体として処
理の高速化が可能である。また、I/Oプロセッサ内のCPU
の負担も少なくなり、その分、他の処理を実行すること
ができる。
く、バスバッファを介し相互に接続されたマイクロプロ
セッサバス及びI/Oバスを介して、バッファメモリに格
納された低速入出力装置にかかるデータについてもメイ
ンメモリとの間で行われるため、システム全体として処
理の高速化が可能である。また、I/Oプロセッサ内のCPU
の負担も少なくなり、その分、他の処理を実行すること
ができる。
第１図は本発明の一実施例を示す構成図、第２図は従来
例を示す構成図である。 100…I/Oプロセッサ 101…マイクロプロセッサ 102…マイクロプロセッサバス 103…バストランシーバ、104…バッファメモリ 105…DMAコントローラ 106,107…低速I/Oコントローラ 108,109…高速I/Oコントローラ 110…I/Oバス、111…バスバッファ 200…CPU、300…メモリ 400…システムバス
例を示す構成図である。 100…I/Oプロセッサ 101…マイクロプロセッサ 102…マイクロプロセッサバス 103…バストランシーバ、104…バッファメモリ 105…DMAコントローラ 106,107…低速I/Oコントローラ 108,109…高速I/Oコントローラ 110…I/Oバス、111…バスバッファ 200…CPU、300…メモリ 400…システムバス
Claims (1)
- 【請求項１】マイクロプロセッサと、このマイクロプロ
セッサに内部バスを介して接続されたバッファメモリ、
DMA（ダイレクト・メモリ・アクセス）コントローラ、
低速I/Oコントローラ及び高速I/Oコントローラとを備
え、前記低速I/Oコントローラ及び高速I/Oコントローラ
にそれぞれ接続された低速及び高速入出力装置とコンピ
ュータシステムのシステムバス上のメモリとの間でデー
タ転送を行うI/Oプロセッサのデータ転送方式におい
て、 前記マイクロプロセッサからの指令により、前記内部バ
スを、マイクロプロセッサ、バッファメモリ及び低速I/
Oコントローラに接続されるマイクロプロセッサバス
と、DMAコントローラ及び高速I/Oコントローラに接続さ
れかつバストランシーバを介してシステムバスに接続さ
れるI/Oバスとに分離可能なバスバッファを設け、 高速入出力装置のデータは、バスバッファによりマイク
ロプロセッサバスと切り離されたI/Oバス、高速I/Oコン
トローラ及びバストランシーバを介してシステムバス上
のメモリとの間でDMA転送し、 低速入出力装置のデータは、高速入出力装置のデータを
DMA転送している間は、マイクロプロセッサのプログラ
ムに従って低速I/Oコントローラ及びマイクロプロセッ
サバスを介してバッファメモリとの間で転送し、高速入
出力装置のデータの非転送時には、バスバッファにより
接続されたマイクロプロセッサバス及びI/Oバス、並び
にバストランシーバを介してバッファメモリとシステム
バス上のメモリとの間でDMA転送することを特徴とするI
/Oプロセッサのデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62258814A JPH0786852B2 (ja) | 1987-10-14 | 1987-10-14 | Ｉ／ｏプロセッサのデータ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62258814A JPH0786852B2 (ja) | 1987-10-14 | 1987-10-14 | Ｉ／ｏプロセッサのデータ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01100653A JPH01100653A (ja) | 1989-04-18 |
| JPH0786852B2 true JPH0786852B2 (ja) | 1995-09-20 |
Family
ID=17325410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62258814A Expired - Lifetime JPH0786852B2 (ja) | 1987-10-14 | 1987-10-14 | Ｉ／ｏプロセッサのデータ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786852B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153024A (en) * | 1979-05-15 | 1980-11-28 | Toshiba Corp | Bus control system |
| JPS56110125A (en) * | 1980-02-06 | 1981-09-01 | Toshiba Corp | Data processing device |
-
1987
- 1987-10-14 JP JP62258814A patent/JPH0786852B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01100653A (ja) | 1989-04-18 |
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