KR100310298B1 - 데이터 전송 제어 회로 - Google Patents

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Abstract

본 발명은 데이터 전송 제어 회로에 관한 것으로 특히, 독립적으로 운영되는 2개의 씨피유간 데이터 전송시 상호 배타적으로 웨이트(wait)를 제어하기 위한 회로의 구성을 단순화하고 프로그램의 간섭없이 고속 동작하도록 함을 목적으로 한다. 이러한 목적의 본 발명은 씨피유(110)(120)간의 데이터 전송을 위하여 씨피유(110)(120)로부터의 라이트신호()()와 리드신호()()를 논리 연산하여 씨피유(110)(120)로 제어 신호()()(RDY_RDa)(RDY_WRa)(RDY_RDb) (RDY_WRb)를 출력하는 데이터 전송 제어 블럭(150)을 더 구비함에 있어서, 상기 데이터 전송 제어 블럭(150)은 씨피유(110)의 라이트 신호(WR_a)와 씨피유(120)의 리드 신호(RD_b)를 비교하는 신호 비교부(310)와, 상기 씨피유(120)의 라이트 신호(WR_b)와 상기 씨피유(110)의 리드 신호(RD_a)를 비교하는 신호 비교부(320)와, 상기 신호 비교부(310)(320)의 출력 신호를 연산하여 상기 씨피유(110)(120)에서의 연속 쓰기 또는 읽기 동작 제어를 위한 래디 신호()(

Description

데이터 전송 제어 회로{DATA TRANSMISSION CONTROL CIRCUIT}
본 발명은 데이터 전송 기술에 관한 것으로 특히, 데이터 전송 제어 회로에 관한 것이다.
종래에는 독립적으로 운영되는 2개의 씨피유(CPU)간의 데이터 전송을 위해서 2개의 공유 레지스터를 구비하고 블럭 이동 명령을 사용한다.
즉, 블럭 이동 명령을 사용하여 2개의 씨피유가 서로 데이터 전송을 시작하면 하나의 씨피유에서의 전송 데이터는 하나의 공유 레지스터를 통해 다른 하나의 씨피유로 전송되고 다른 씨피유에서의 전송 데이터는 다른 하나의 공유 레지스터를 통해 하나의 씨피유로 전송된다.
이때, 2개의 씨피유는 공유 레지스터의 상태를 점검하면서 원하는 데이터를 전송하게 된다.
그러나, 종래에는 버스 밴드폭을 이용하는 측면을 고려하면 데이터 전송시 공유 레지스터의 상태를 파악해야 함으로 공유 레지스터의 상태 정보를 읽어야 한다.
따라서, 종래에는 데이터 전송중에 공유 레지스터의 상태 정보를 읽어야 함으로 동작 속도가 저하되는 문제점이 있다.
따라서, 본 발명은 종래의 문제점을 해결하기 위하여 독립적으로 운영되는 2개 씨피유간의 데이터 전송시 상호 배타적으로 웨이트(wait)를 제어하기 위한 회로의 구성을 단순화함은 물론 프로그램의 간섭없이 고속 동작하도록 창안한 데이터 전송 제어 회로를 제공함에 목적이 있다.
도 1은 본 발명의 실시예를 보인 회로의 블럭도.
도 2는 본 발명의 동작 타이밍도.
도 3은 도2에서 데이터 전송 제어 블럭을 보인 회로도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
110,120 : 씨피유(CPU) 130,140 : 레지스터
150 : 데이터 전송 제어 블럭 310,320 : 신호 비교부
330 : 신호 연산부
본 발명은 상기의 목적을 달성하기 위하여 복수개의 씨피유간에 공유 레지스터를 구비하는 데이터 전송 회로에 있어서, 2개의 씨피유(CPU)로부터의 라이트 및 리드 관련 신호를 비교, 연산하여 연속으로 쓰기 또는 읽기를 시도하는 해당 씨피유로 래디 신호를 출력하기 위한 데이터 전송 제어 블럭을 더 구비하여 구성함을 특징으로 한다.
상기 데이터 전송 제어 블럭은 제1 씨피유로부터 제2 씨피유로 데이터 전송시 제1 씨피유의 라이트 신호(WR_a)와 제2 씨피유의 리드 신호(RD_b)를 비교하는 제1 신호 비교부와, 제2 씨피유로부터 제1 씨피유로 데이터 전송시 제2 씨피유의 라이트 신호(WR_b)와 상기 제1 씨피유의 리드 신호(RD_a)를 비교하는 제2 신호 비교부와, 상기 제1,제2 신호 비교부의 출력 신호를 연산하여 상기 제1 또는 제2 씨피유에서의 연속 쓰기 또는 읽기 동작을 제거하기 위한 래디 신호를 출력하는 신호 연산부로 구성함을 특징으로 한다.
이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.
도1 은 본 발명의 실시예를 보인 회로의 블럭도로서 이에 도시한 바와 같이, 씨피유(110)(120)사이에 공유 레지스터(130)(140)를 구비한 데이터 전송 회로에 있어서, 상기 씨피유(110)(120)로부터의 라이트신호()()와 리드신호()()를 논리 연산하여 상기 씨피유(110)(120)로 제어신호()()(RDY_RDa)(RDY_WRa)(RDY_RDb)(RDY_WRb)를 출력하는 데이터 전송 제어 블럭(150)을 더 구비하여 구성한다.
상기 공유 레지스터(130)는 씨피유(110)에서 씨피유(120)로의 데이터 전송을 위한 것이고, 상기 공유 레지스터(140)는 씨피유(120)에서 씨피유(110)로의 데이터 전송을 위한 것이다.
상기 데이터 전송 제어 블럭(150)은 도3 의 회로도에 도시한 바와 같이, 씨피유(110)의 라이트 신호(WR_a)와 씨피유(120)의 리드 신호(RD_b)를 비교하는 신호 비교부(310)와, 상기 씨피유(120)의 라이트 신호(WR_b)와 상기 씨피유(110)의 리드 신호(RD_a)를 비교하는 신호 비교부(320)와, 상기 신호 비교부(310)(320)의 출력 신호를 연산하여 상기 씨피유(110)(120)에서의 연속 쓰기 또는 읽기 동작 제어를 위한 래디 신호()()(RDY_RDa)(RDY_WRa)(RDY_RDb)(RDY_WRb)를 출력하는 신호 연산부(330)로 구성한다.
상기 신호 비교부(310)는 라이트 신호()의 상승 에지마다 출력 신호의 레벨을 반전시켜 신호(OUT1)를 출력하는 T-플립플롭(311)과, 리드 신호()의 상승 에지마다 출력 신호의 레벨을 반전시켜 신호(OUT2)를 출력하는 T-플립플롭(312)과, 상기 T-플립플롭(311)(312)의 출력 신호를 배타적 논리합하여 신호(OUT3)를 출력하는 배타적 오아게이트(313)와, 이 배타적 오아게이트(313)의 출력 신호를 반전하여 신호(OUT4)를 출력하는 인버터(314)로 구성한다.
상기 신호 비교부(320)는 라이트 신호()의 상승 에지마다 출력 신호의 레벨을반전시켜 신호(OUT5)를 출력하는 T-플립플롭(321)과, 리드 신호()의 상승 에지마다 출력 신호의 레벨을 반전시켜 신호(OUT6)를 출력하는 T-플립플롭(322)과, 상기 T-플립플롭(321)(322)의 출력 신호를 배타적 논리합하여 신호(OUT7)를 출력하는 배타적 오아게이트(323)와, 이 배타적 오아게이트(323)의 출력 신호를 반전하여 신호(OUT8)를 출력하는 인버터(324)로 구성한다.
상기 신호 연산부(330)는 라이트 신호()()를 각기 반전시키는 인버터(332)(333)와, 리드 신호()()를 각기 반전시키는 인버터(331)(334)와, 신호 비교부(310)의 출력 신호(OUT4)와 상기 인버터(331)의 출력 신호를 낸딩 연산하여 래디 신호(RDY_RDb)를 출력하는 낸드 게이트(335)와, 상기 신호 비교부(310)의 출력 신호(OUT3)와 상기 인버터(332)의 출력 신호를 낸딩 연산하여 래디 신호(RDY_WRa)를 출력하는 낸드 게이트(336)와, 신호 비교부(320)의 출력 신호(OUT7)와 상기 인버터(333)의 출력 신호를 낸딩 연산하여 래디 신호(RDY_WRb)를 출력하는 낸드 게이트(337)와, 상기 신호 비교부(320)의 출력 신호(OUT8)와 상기 인버터(334)의 출력 신호를 낸딩 연산하여 래디 신호(RDY_RDb)를 출력하는 낸드 게이트(338)와, 상기 낸드 게이트(335)(337)의 출력 신호를 각기 반전하여 그 반전된 신호를 노아링 연산하는 노아 게이트(339)와, 이 노아 게이트(339)의 출력 신호를 반전하는 인버터(340)와, 이 인버터(340)의 출력 신호가 하이가 될 때 접지 레벨의 래디 신호(RDY_b)를 출력하는 버퍼(341)와, 상기 낸드 게이트(336)(338)의 출력 신호를 각기 반전하여 그 반전된 신호를 노아링 연산하는 노아 게이트(342)와, 이 노아게이트(342)의 출력 신호를 반전하는 인버터(343)와, 이 인버터(343)의 출력 신호가 하이가 될 때 접지 레벨의 래디 신호()를 출력하는 버퍼(344)로 구성한다.
이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.
초기 상태라면 리세트 신호()가 로우로 액티브되어 있어 씨피유(110)(120)가 동작하지 않는 상태이므로 라이트 신호()()와 리드 신호()()는 모두 하이 레벨을 유지하게 된다.
따라서, 낸드 게이트(335∼338)의 2개 입력 단자중 하나의 입력단자에 로우 신호가 입력되어 있으므로 래디 신호(,,,)는 모두 하이 상태를 유지하며 또한, 노아 게이트(339)(342)의 출력 신호도 하이로 되어 그 하이 신호가 인버터(340)(343)에서 각기 로우로 반전되므로 버퍼(341)(344)가 동작하지 않아 래디 신호()()도 모두 하이 상태를 유지한다.
이 후, 리세트 신호()가 하이로 되어 데이터 전송 동작이 시작되면 씨피유(110)는 블럭 이동 명령을 이용하여 블럭 데이터를 공유 레지스터(130)로 전송하고 씨피유(120)는 블럭 이동 명령을 이용하여 블럭 데이터를 공유 레지스터(140)로 전송함으로써 상호 배타적으로 데이터 전송을 수행하게 된다.
즉, 씨피유(110)가 쓰기 동작을 수행하는 경우 씨피유(120)는 읽기 동작을 수행하는 것으로, 상호 배타적인 데이터 전송 제어는 데이터 전송 제어 블럭(150)에 의해 수행된다.
이때, 데이터 전송 제어 블럭(150)은 씨피유(110)(120)간의 데이터 전송을 상호 배타적으로 제어함에 있어서, 씨피유(110)에서의 라이트 신호()와 씨피유(120)에서의 리드 신호()를 비교하고 상기 씨피유(110)에서의 리드 신호()와 상기 씨피유(120)에서의 라이트 신호()를 비교하여 래디 신호()()를 상기 씨피유(110)(120)로 출력하게 된다.
이에 따라, 래디 신호()()를 각기 점검한 씨피유(110)(120)는 공유 레지스터(130)(140)에 대해 라이트 또는 리드 동작 가능 상태 여부를 판단하여 라이트 또는 리드 동작을 수행함으로써 데이터를 고속으로 상호간 전송하게 된다.
예를 들어, 씨피유(110)를 라이트 프로세서, 씨피유(120)는 리드 프로세서로 가정하여 정상 동작의 경우, 연속으로 데이터를 읽으려는 경우, 연속으로 데이터를 쓰려는 경우로 구분할 수 있으며, 이를 도2 의 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 정상 동작의 경우는 도2 의 구간1 과 동일한 타이밍으로 수행되며, 이를 설명하면 다음과 같다.
씨피유(110)는 라이트 신호()를 로우 레벨로 출력한 후 공유 레지스터(130)에 데이터를 라이트하고 라이트 동작이 종료된 후 상기 라이트 신호()를 하이 레벨로 출력하게 된다.
이때, 씨피유(110)에서의 라이트 신호()가 로우에서 하이로 천이되는 시점에서 신호 비교부(310)는 T-플립플롭(311)이 동작하여 하이 신호(OUT1)를 출력하게 된다.
따라서, 신호 비교부(310)는 T-플립플롭(311)의 출력 신호(OUT1)가 하이가 되면 배타적 오아게이트(313)가 T-플립플롭(311)(312)의 출력 신호를 배타적 논리합함에 의해 하이 신호(OUT3)를 출력하며 인버터(314)가 상기 배타적 오아게이트(313)에서의 하이 신호(OUT3)를 반전하여 로우 신호(OUT4)를 출력하게 된다.
그리고, 씨피유(120)에서의 리드 신호()는 하이 레벨에서 로우 레벨로 천이되지만 T-플립플롭(312)에서의 출력 신호(OUT2)는 로우 레벨로 유지되어진다.
이에 따라, 신호 연산부(330)에서 낸드 게이트(335)(336)는 2개의 입력 단자중 하나의 입력 단자가 로우 레벨을 유지하고 있으므로 출력 신호()()를 하이 레벨로 유지하고 있다.
이 후, 씨피유(120)가 리드 신호()를 로우 레벨로 출력하여 공유 레지스터(130)에 쓰여진 데이터를 읽은 후 리드 신호()를 하이 레벨로 출력하면 T-플립플롭(312)의 출력 신호(OUT2)가 하이 레벨로 반전되어 출력되며 동시에 인버터(331)의 출력 신호가 로우 레벨이 된다.
이에 따라, 인버터(331)의 출력 신호가 로우 레벨이 되므로 낸드 게이트(335)의 출력 신호()는 하이 레벨을 유지하게 된다.
이때, 배타적 오아게이트(313)는 T-플립플롭(311)(312)의 하이 신호(OUT1)(OUT2)를 배타적 논리합하여 로우 신호(OUT3)를 출력하고 인버터(314)는 상기 로우 신호(OUT3)를 반전하여 하이 신호(OUT4)를 출력하게 된다.
이에 따라, 배타적 오아게이트(313)의 출력 신호(OUT3)가 로우 레벨이므로 낸드 게이트(336)에서 출력되는 래디 신호()도 로우 레벨을 유지한다.
즉, 씨피유(110)가 라이트 신호()를 로우 레벨로 출력하여 데이터를 공유 레지스터(130)에 쓰고 라이트 신호()를 하이로 출력하고 그 후, 씨피유(120)가 리드 신호()를 로우 레벨로 출력하여 데이터를 읽음으로써 정상적인 데이터 전송이 이루어지게 된다.
그리고, 연속으로 데이터를 읽으려는 경우는 도2 의 구간2 와 동일한 타이밍으로 수행되며, 이를 설명하면 다음과 같다.
씨피유(110)가 라이트 신호()를 로우 레벨로 출력한 후 공유 레지스터(130)에 데이터를 라이트하고 있는 중에 씨피유(120)가 리드 신호()를 로우 레벨로 출력하여 상기 공유 레지스터(130)에 저장된 데이터를 읽으려는 경우가 발생할 수 있다.
이때, 데이터 전송 제어 블럭(150)에서 신호 비교부(310)는 비교 신호(OUT3)를 로우 레벨로 출력하고 그 반전 신호(OUT4)를 하이 레벨로 출력하고 있다.
따라서, 인버터(331)의 출력 신호가 하이 레벨이 됨으로 낸드 게이트(335)의 출력 신호()는 로우 레벨이 된다.
이때, 노아 게이트(339)의 출력 신호가 로우 레벨이 되어 인버터(340)에서 하이 레벨로 반전됨에 의해 버퍼(341)가 동작함으로 래디 신호(RDY_b)는 로우 레벨이 된다.
따라서, 씨피유(120)는 리드 신호()를 하이 레벨로 출력하여 공유 레지스터(130)의 데이터를 읽으려는 시도를 중지하게 된다.
이 후, 씨피유(110)가 공유 레지스터(130)에 데이터를 모두 저장하면 씨피유(120)가 그 공유 레지스터(130)의 저장 데이터를 읽게 된다.
반대로, 연속으로 데이터를 쓰려는 경우는 도2 의 구간3 과 동일한 타이밍으로 수행되며, 이를 설명하면 다음과 같다.
씨피유(110)가 라이트 신호()를 로우 레벨로 출력하여 공유 레지스터(130)에 데이터를 라이트한 후 씨피유(120)가 리드 신호()를 로우 레벨로 출력하여 상기 공유 레지스터(130)에 저장된 데이터를 읽으려는 경우 상기 씨피유(110)가 라이트 신호()를 로우 레벨로 출력하여 상기 공유 레지스터(103)에 다시 데이터를 쓰려는 경우가 발생할 수 있다.
이때, 신호 비교부(310)는 비교 신호(OUT3)를 하이 레벨로 출력하고 그 반전 신호(OUT4)를 로우 레벨로 출력하고 있다.
따라서, 인버터(332)의 출력 신호가 하이 레벨로 됨으로 낸드 게이트(336)의 출력 신호()가 로우 레벨로 된다.
이때, 노아 게이트(342)의 출력 신호가 로우 레벨이 되어 인버터(343)에서 하이 레벨로 반전딤에 의해 버퍼(344)가 동작함으로 래디 신호()는 로우 레벨로 출력된다.
따라서, 씨피유(110)는 공유 레지스터(130)에 데이터를 연속으로 쓰려는 시도를 중지하게 된다.
이 후, 씨피유(110)가 공유 레지스터(130)의 저장 데이터를 모두 읽으면 씨피유(110)가 다시 데이터를 쓰는 동작을 수행하게 된다.
한편, 본 발명에서 씨피유(110)가 리드 프로세서로 동작하고 씨피유(120)가 라이트 프로세서로 동작하는 경우 도2 의 구간4 와 같은 타이밍으로 동작하여 상기 씨피유(110)(120)간의 데이터 전송을 수행하게 된다.
즉, 본 발명은 씨피유(110)(120)간의 데이터 전송시 연속으로 데이터를 쓰거나 읽는 경우 해당 씨피유의 동작을 대기시킴에 의해 에러 발생을 방지하게 된다.
상기에서 상세히 설명한 바와 같이 본 발명은 2개의 씨피유간 또는 컴퓨터와 씨피유를 내장한 컴퓨터 주변 장치간의 데이터 송수신시 속도차를 프로그램 간섭없이 자동으로 해결함으로써 고속 처리할 수 있는 효과가 있다.
즉, 본 발명에서의 상호 배제 웨이트 제어 방식은 최소 씨피유 싸이클을 1/4로 줄일 수 있고 명령어 갯수를 1/4 이하로 줄일 수 있으므로 8-16배의 속도 증가를 달성할 수 있다.
또한, 본 발명은 데이터 송수신시의 속도차를 해결하기 위한 회로를 단순화함으로써 제조 단가를 절감할 수 있는 효과가 있다.
즉, 본 발명은 30∼50 개정도의 게이트 수로 구현이 가능함으로 기존의 DMA, Dual Port RAM, FIFO 등의 방식에 비하여 게이트 수를 훨씬 적게 줄일 수 있음은 물론 제조 단가를 절감할 수 있다.

Claims (3)

  1. 제1,제2 씨피유간의 데이터 전송 회로에 있어서, 제1 씨피유에서 제2 씨피유로 데이터 전송시 이상 여부를 판단하기 위하여 제1 씨피유의 라이트 신호(WR_a)와 제2 씨피유의 리드 신호(RD_b)를 비교하는 제1 신호 비교부와, 제2 씨피유에서 제1 씨피유로 데이터 전송시 이상 여부를 판단하기 위하여 제2 씨피유의 라이트 신호(WR_b)와 제1 씨피유의 리드 신호(RD_a)를 비교하는 제2 신호 비교부와, 상기 제1,제2 신호 비교부의 출력 신호를 연산하여 상기 제1,제2 씨피유에서의 연속 쓰기 또는 읽기 동작 제어를 위한 래디 신호()()(RDY_RDa)(RDY_WRa)(RDY_RDb)(RDY_WRb)를 출력하는 신호 연산부로 구성한 데이터 전송 제업 블럭을 더 구비함을 특징으로 하는 데이터 전송 제어 회로.
  2. 제1항에 있어서, 제1 신호 비교부는 라이트 신호()의 상승 에지마다 출력 신호의 레벨을 반전시켜 신호(OUT1)를 출력하는 제1 T-플립플롭과, 리드 신호()의 상승 에지마다 출력 신호의 레벨을 반전시켜 신호(OUT2)를 출력하는 제2 T-플립플롭과, 상기 제1,제2 T-플립플롭의 출력 신호를 배타적 논리합하여 신호(OUT3)를 출력하는 배타적 오아게이트와, 이 배타적 오아게이트의 출력 신호를 반전하여 신호(OUT4)를 출력하는 인버터로 구성하고, 제2 신호 비교부는 라이트 신호()와 리드 신호()를 입력으로 신호(OUT5∼OUT8)를 출력하도록 제1 신호 비교부와 동일하게 구성함을 특징으로 하는 데이터 전송 제어 회로.
  3. 제1항에 있어서, 신호 연산부는 라이트 신호()()를 각기 반전시키는 제2,제3 인버터와, 리드 신호()()를 각기 반전시키는 제1,제4 인버터와, 제1 신호 비교부의 출력 신호(OUT4)와 제1 인버터의 출력 신호를 낸딩 연산하여 래디 신호(RDY_RDb)를 출력하는 제1 낸드 게이트와, 제1 신호 비교부의 출력 신호(OUT3)와 제2 인버터의 출력 신호를 낸딩 연산하여 래디 신호(RDY_WRa)를 출력하는 제2 낸드 게이트와, 제2 신호 비교부의 출력 신호(OUT7)와 제3 인버터의 출력 신호를 낸딩 연산하여 래디 신호(RDY_WRb)를 출력하는 제3 낸드 게이트와, 상기 제2 신호 비교부의 출력 신호(OUT8)와 제4 인버터의 출력 신호를 낸딩 연산하여 래디 신호(RDY_RDb)를 출력하는 제4 낸드 게이트와, 상기 제1,제3 낸드 게이트의 출력 신호를 각기 반전하여 그 반전된 신호를 노아링 연산하는 제1 노아 게이트와, 이 제1 노아 게이트의 출력 신호를 반전하는 제5 인버터와, 이 제5 인버터의 출력 신호가 하이가 될 때 접지 레벨의 래디 신호(RDY_b)를 출력하는 제1 버퍼와, 제2,제4 낸드 게이트의 출력 신호를 각기 반전하여 그 반전된 신호를 노아링 연산하는 제2 노아 게이트와, 이 제2 노아 게이트의 출력 신호를 반전하는 제6 인버터와, 이 제6 인버터의 출력 신호가 하이가 될 때 접지 레벨의 래디 신호()를 출력하는 제2 버퍼로 구성함을 특징으로 하는 데이터 전송 제어 회로.
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