JPS63123130A - パイプライン制御方式 - Google Patents
パイプライン制御方式Info
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- JPS63123130A JPS63123130A JP26944786A JP26944786A JPS63123130A JP S63123130 A JPS63123130 A JP S63123130A JP 26944786 A JP26944786 A JP 26944786A JP 26944786 A JP26944786 A JP 26944786A JP S63123130 A JPS63123130 A JP S63123130A
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- Japan
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- queue
- processing
- control circuit
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- 230000004044 response Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
- G06F5/12—Means for monitoring the fill level; Means for resolving contention, i.e. conflicts between simultaneous enqueue and dequeue operations
- G06F5/14—Means for monitoring the fill level; Means for resolving contention, i.e. conflicts between simultaneous enqueue and dequeue operations for overflow or underflow handling, e.g. full or empty flags
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は処理モジュールと、キューを直列に接続したパ
イプライン制御方式に関し、特に、処理モジュールに割
込制御回路を付加して、各モジュールの処理時間の差異
による処理速度を改良したパイプライン制御方式に関す
る。
イプライン制御方式に関し、特に、処理モジュールに割
込制御回路を付加して、各モジュールの処理時間の差異
による処理速度を改良したパイプライン制御方式に関す
る。
多数のデータを高速に処理するためにパイプライン制御
方式が広く知られている。このブロック図を第３図に示
す。図において、１．２及び３はデータを処理するため
の処理モジュールであり、プロセッサと小容量のメモリ
から構成されている。
方式が広く知られている。このブロック図を第３図に示
す。図において、１．２及び３はデータを処理するため
の処理モジュールであり、プロセッサと小容量のメモリ
から構成されている。
４及び５はキューと称する一種のバッファメモリであり
、通常はＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ ｐ’１ｒｓ
ｔ Ｏｕｔ、先入れ、先だし）素子等で構成する。１
１及び１３はキュー４又は５にあるデータが次段の処理
モジュールへ転送されているかどうかを確認するデータ
フル信号である。１２及び１４は次段の処理モジュール
２及び３がデータを読込むときに必要なデータが転送さ
れてキュー４または５にあるかどうかを確認するための
データ確認信号である。
、通常はＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ ｐ’１ｒｓ
ｔ Ｏｕｔ、先入れ、先だし）素子等で構成する。１
１及び１３はキュー４又は５にあるデータが次段の処理
モジュールへ転送されているかどうかを確認するデータ
フル信号である。１２及び１４は次段の処理モジュール
２及び３がデータを読込むときに必要なデータが転送さ
れてキュー４または５にあるかどうかを確認するための
データ確認信号である。
そして、このような構成によって入力データを３個の処
理モジュール１．２及び３によって処理して出力データ
として出力するのである。このような処理の流れを第４
図に示す。図において、矩形の枠は各処理モジュールが
データの処理をしていることを示す。実線は各モジュー
ル１．２及び３がデータを転送することを示す。又、点
線は各モジュール１．２及び３がデータを読込む動作を
示す。
理モジュール１．２及び３によって処理して出力データ
として出力するのである。このような処理の流れを第４
図に示す。図において、矩形の枠は各処理モジュールが
データの処理をしていることを示す。実線は各モジュー
ル１．２及び３がデータを転送することを示す。又、点
線は各モジュール１．２及び３がデータを読込む動作を
示す。
通常この動作は各処理モジュールの処理の分担が等しく
なるように配分され、各処理モジュールの速度が等しけ
れば、全体の処理はスムーズに行われる。
なるように配分され、各処理モジュールの速度が等しけ
れば、全体の処理はスムーズに行われる。
しかし、第４図に示すように、処理モジュールＢ２がＢ
７番目の処理を終了して、その処理データをキュー５に
転送しようとしたとき、処理モジュールＣがＣｎ番目の
処理をしていて、その処理が終了していないと、キュー
Ｂ５のデータが処理モジュールＣ３に転送されておらず
、処理モジュールＢ２は処理済のデータをキューＢ５に
転送することができず、処理モジュールＣ３の処理が終
了するのを待たなければならず、処理モジュールＢ２の
処理が停止してしまう。
７番目の処理を終了して、その処理データをキュー５に
転送しようとしたとき、処理モジュールＣがＣｎ番目の
処理をしていて、その処理が終了していないと、キュー
Ｂ５のデータが処理モジュールＣ３に転送されておらず
、処理モジュールＢ２は処理済のデータをキューＢ５に
転送することができず、処理モジュールＣ３の処理が終
了するのを待たなければならず、処理モジュールＢ２の
処理が停止してしまう。
即ち、部分的に１個の処理モジュールの処理時間が長く
なると、その前段の処理モジュールの処理データを転送
することができなるなってしまい、処理が停止しまうと
いう問題点がある。
なると、その前段の処理モジュールの処理データを転送
することができなるなってしまい、処理が停止しまうと
いう問題点がある。
本発明の目的は上記問題点を解決し、処理モジュールに
割込制御回路を付加して、各モジュールの処理時間の差
異による処理速度の低下を改良したパイプライン制御方
式を提供することにある。
割込制御回路を付加して、各モジュールの処理時間の差
異による処理速度の低下を改良したパイプライン制御方
式を提供することにある。
本発明では上記の問題点を解決するために、第１図に示
すように、 処理モジュールと（１，２，３）、キュー（４，５）を
直列に接続したパイプライン制御方式において、 各処理モジュールに割込制御回路（２１，２２，２３）
を接続し、 前記処理モジュールが該処理モジュールの次段のキュー
にデータを転送するときに、キューのデータが該キュー
の次段の処理モジュールによって読込まれていないとき
に該次段の処理モジュールの割込制御回路に対する割込
信号を発生する手段を設け、 該割込信号によって、次段の処理モジュールが前記キュ
ー内のデータを読込むように構成したことを特徴とする
パイプライン制御方式が、提供される。
すように、 処理モジュールと（１，２，３）、キュー（４，５）を
直列に接続したパイプライン制御方式において、 各処理モジュールに割込制御回路（２１，２２，２３）
を接続し、 前記処理モジュールが該処理モジュールの次段のキュー
にデータを転送するときに、キューのデータが該キュー
の次段の処理モジュールによって読込まれていないとき
に該次段の処理モジュールの割込制御回路に対する割込
信号を発生する手段を設け、 該割込信号によって、次段の処理モジュールが前記キュ
ー内のデータを読込むように構成したことを特徴とする
パイプライン制御方式が、提供される。
例えば、処理“モジュールＣ（３）の処理が長くて、キ
ューＢ（５）のデータが転送されず、処理モジュールＢ
（２）がキューＢ（５）にデータが転送できないときは
、キューＢ（５）から割込制御回路Ｃ（２３）へ信号を
出し、処理モジュールＣに割込みをかけて、処理モジュ
ールＣ（３）がキューＢ（５）のデータを処理モジュー
ルＣ（３）の内部メモリに転送することにより、処理モ
ジュールＢ（２）がキューＢ（５）にデータを転送し、
次の動作を実行できるようにする。
ューＢ（５）のデータが転送されず、処理モジュールＢ
（２）がキューＢ（５）にデータが転送できないときは
、キューＢ（５）から割込制御回路Ｃ（２３）へ信号を
出し、処理モジュールＣに割込みをかけて、処理モジュ
ールＣ（３）がキューＢ（５）のデータを処理モジュー
ルＣ（３）の内部メモリに転送することにより、処理モ
ジュールＢ（２）がキューＢ（５）にデータを転送し、
次の動作を実行できるようにする。
以下本発明の一実施例を図面に基づいて説明する。
第１図に本発明の一実施例のブロック図を示す。
図において、１．２及び３はデータを処理するための処
理モジュールであり、プロセッサと小容量のメモリから
構成されている。４及び５はキューと称する一種のバッ
ファメモリであり、通常はＦＩＦＯ（Ｆｉｒｓｔ Ｉ
ｎ Ｆｉｒｓｔ Ｏｕｔ。
理モジュールであり、プロセッサと小容量のメモリから
構成されている。４及び５はキューと称する一種のバッ
ファメモリであり、通常はＦＩＦＯ（Ｆｉｒｓｔ Ｉ
ｎ Ｆｉｒｓｔ Ｏｕｔ。
先入れ、先だし）素子等で構成する。１１及び１３はキ
ュー４又は５にあるデータが次段の処理モジュールへ転
送されているかどうかを確認するデータフル信号である
。１２及び１４は次段の処理モジュール２及び３がデー
タを読込むときに必要なデータが転送されてキュー４ま
たは５にあるかどうかを確認するためのデータ確認信号
である。
ュー４又は５にあるデータが次段の処理モジュールへ転
送されているかどうかを確認するデータフル信号である
。１２及び１４は次段の処理モジュール２及び３がデー
タを読込むときに必要なデータが転送されてキュー４ま
たは５にあるかどうかを確認するためのデータ確認信号
である。
１８８〜１８ｄは転送要求信号である。２１．２２及び
２３は割込制御回路であり、キューＡ４及びキューＢ５
からの信号を受けて、処理モジュール１〜３に割込をか
ける。２４．２５．２６及び２７はアンドゲートであり
、キュー４及び５からの信号をイネーブル信号Ｅでゲー
トする。
２３は割込制御回路であり、キューＡ４及びキューＢ５
からの信号を受けて、処理モジュール１〜３に割込をか
ける。２４．２５．２６及び２７はアンドゲートであり
、キュー４及び５からの信号をイネーブル信号Ｅでゲー
トする。
次にこの動作について述べる。第２図に第１図に示す実
施例のタイムチャート図を示す。記号及びその意味は第
４図と同一である。即ち、矩形の枠は各処理モジュール
が処理をしている状態を示し、実線は処理したデータを
キュー等に転送することを示し、点線は新しいデータを
各処理モジュールに転送する（読込）状態を示す。
施例のタイムチャート図を示す。記号及びその意味は第
４図と同一である。即ち、矩形の枠は各処理モジュール
が処理をしている状態を示し、実線は処理したデータを
キュー等に転送することを示し、点線は新しいデータを
各処理モジュールに転送する（読込）状態を示す。
例として、処理モジュールＢ２がＰ点において、８７７
番目処理を終了して、処理済のデータをキューＢ５に転
送しようとする。しかし、処理モジュールＣ３は未だ０
７７番目処理をしており、キューＢ５のなかには前のデ
ータが残っている。そこで、キューＢ５から転送要求信
号を出力する。
番目処理を終了して、処理済のデータをキューＢ５に転
送しようとする。しかし、処理モジュールＣ３は未だ０
７７番目処理をしており、キューＢ５のなかには前のデ
ータが残っている。そこで、キューＢ５から転送要求信
号を出力する。
この転送要求信号はゲート２７を経由して割込制御回路
Ｃ２３へ送られ、割込制御回路Ｃ２７によって、処理モ
ジュールＣ３に割込がかかる。割込みがかかると処理モ
ジュールＣ３は０１番目の処理を中断し、キューＢ５の
データを読込む。読込みが完了すると、データフル信号
１３はオフとなり、処理モジュールＢ２はデータをキュ
ーＢ５に転送を開始し、次の処理を始めることができる
。
Ｃ２３へ送られ、割込制御回路Ｃ２７によって、処理モ
ジュールＣ３に割込がかかる。割込みがかかると処理モ
ジュールＣ３は０１番目の処理を中断し、キューＢ５の
データを読込む。読込みが完了すると、データフル信号
１３はオフとなり、処理モジュールＢ２はデータをキュ
ーＢ５に転送を開始し、次の処理を始めることができる
。
一方処理モジュールＣ３は０７７番目残りの処理を実行
する。
する。
以上説明したように、割込制御回路の動作により、次段
の処理モジュールが前回の処理を実行中でも、データを
割込みによって取り込ませて、前段の処理モジュールは
データを転送することかでき、全体としての処理速度の
低下を防ぐことかできる。
の処理モジュールが前回の処理を実行中でも、データを
割込みによって取り込ませて、前段の処理モジュールは
データを転送することかでき、全体としての処理速度の
低下を防ぐことかできる。
同様に、処理モジュールＣの処理が早く終了した場合に
は、キューＢ５には未だデータが転送さていない、即ち
、データ転送確認信号１４はオフである。しかし、処理
モジュールＢ２の内部メモリに処理済のデータがある場
合等においては、そのデータの転送を要求することがで
きる。従って、キューＢ５から転送要求信号を出し、こ
の転送要求信号はゲート２６を経由して、割込制御回路
Ｂ２２に入力され、割込制御回路Ｂ２２から割込みが処
理モジュールＢ２にかかり、処理モジュールＢ２は内部
のメモリになる処理済のデータをキューＢ５に転送する
。データが転送されると、データ確認信号１４はオンと
なり、処理モジュールＣ３はキューＢ５からデータを読
込むことができる。
は、キューＢ５には未だデータが転送さていない、即ち
、データ転送確認信号１４はオフである。しかし、処理
モジュールＢ２の内部メモリに処理済のデータがある場
合等においては、そのデータの転送を要求することがで
きる。従って、キューＢ５から転送要求信号を出し、こ
の転送要求信号はゲート２６を経由して、割込制御回路
Ｂ２２に入力され、割込制御回路Ｂ２２から割込みが処
理モジュールＢ２にかかり、処理モジュールＢ２は内部
のメモリになる処理済のデータをキューＢ５に転送する
。データが転送されると、データ確認信号１４はオンと
なり、処理モジュールＣ３はキューＢ５からデータを読
込むことができる。
以上処理モジュールＢ２と処理モジュールｃ３の関係に
ついて述べたが、処理モジュールＡと処理モジュールＢ
２の関係も同一である。更に、処理モジュールの数が増
加した場合でも同様な回路を適用できる。
ついて述べたが、処理モジュールＡと処理モジュールＢ
２の関係も同一である。更に、処理モジュールの数が増
加した場合でも同様な回路を適用できる。
イネーブル信号Ｅは、処理モジュール間の割込み禁止条
件によって、割込を禁止したいときに論理“０”とする
ことによって、割込み処理を禁止することができる。
件によって、割込を禁止したいときに論理“０”とする
ことによって、割込み処理を禁止することができる。
以上説明したように本発明では、次段の処理モジュール
の処理が途中の場合でも割込制御回路によって割込みを
発生させて、キュー内のデータを転送させることにより
、前段の処理モジュールのデータを転送できるようにし
、前段の処理モジュ−ルの処理を中断させることがなく
、全体として処理速度の低下を改善することができる。
の処理が途中の場合でも割込制御回路によって割込みを
発生させて、キュー内のデータを転送させることにより
、前段の処理モジュールのデータを転送できるようにし
、前段の処理モジュ−ルの処理を中断させることがなく
、全体として処理速度の低下を改善することができる。
同様に次段の処理モジュールの処理が早く終了したとき
に、前段の処理モジュールへの割込みによって前段の処
理モジュールの内部メモリにある処理済のデータを転送
させることによって、次段の処理モジュールの処理速度
の低下を改善することができる。
に、前段の処理モジュールへの割込みによって前段の処
理モジュールの内部メモリにある処理済のデータを転送
させることによって、次段の処理モジュールの処理速度
の低下を改善することができる。
第１図は本発明の一実施例のブロック図、第２図は本発
明の一実施例のタイムチャート図、第３図は従来のパイ
プライン制御方式のブロック図、 第４図は従来のパイプライン制御方式のタイムチャート
図である。
明の一実施例のタイムチャート図、第３図は従来のパイ
プライン制御方式のブロック図、 第４図は従来のパイプライン制御方式のタイムチャート
図である。
Claims (2)
- （１）処理モジュールと、キューを直列に接続したパイ
プライン制御方式において、 各処理モジュールに割込制御回路を接続し、前記処理モ
ジュールが該処理モジュールの次段のキューにデータを
転送するときに、キューのデータが該キューの次段の処
理モジュールによって読込まれていないときに該次段の
処理モジュールの割込制御回路に対する割込信号を発生
する手段を設け、 該割込信号によって、次段の処理モジュールが前記キュ
ー内のデータを読込むように構成したことを特徴とする
パイプライン制御方式。 - （２）処理モジュールと、キューを直列に接続したパイ
プライン制御方式において、 各処理モジュールに割込制御回路を接続し、前記処理モ
ジュールが前段のキューのデータを読込みしたとき、読
込むべきデータが書込まれていないときに、前段の処理
モジュールに対して割込信号を発生する手段を設け、 該割込信号によって、前記前段の処理モジュールが内部
メモリの処理済のデータを書込むように構成したことを
特徴とするパイプライン制御方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26944786A JPS63123130A (ja) | 1986-11-12 | 1986-11-12 | パイプライン制御方式 |
| PCT/JP1987/000877 WO1988003681A1 (en) | 1986-11-12 | 1987-11-11 | Pipeline control system |
| EP19870907525 EP0321568B1 (en) | 1986-11-12 | 1987-11-11 | Pipeline control system |
| DE8787907525T DE3782436T2 (de) | 1986-11-12 | 1987-11-11 | Steuerungsystem fuer fliessbandverarbeitung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26944786A JPS63123130A (ja) | 1986-11-12 | 1986-11-12 | パイプライン制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63123130A true JPS63123130A (ja) | 1988-05-26 |
Family
ID=17472557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26944786A Pending JPS63123130A (ja) | 1986-11-12 | 1986-11-12 | パイプライン制御方式 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0321568B1 (ja) |
| JP (1) | JPS63123130A (ja) |
| DE (1) | DE3782436T2 (ja) |
| WO (1) | WO1988003681A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02228735A (ja) * | 1989-03-01 | 1990-09-11 | Matsushita Electric Ind Co Ltd | パイプライン回路 |
| JPH04222058A (ja) * | 1990-12-21 | 1992-08-12 | Kawasaki Steel Corp | 論理回路のテストパターンの検査方法 |
| JP2011030117A (ja) * | 2009-07-29 | 2011-02-10 | Nec Corp | 通信制御装置及びそれに用いる呼処理輻輳制御方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8817911D0 (en) * | 1988-07-27 | 1988-09-01 | Int Computers Ltd | Data processing apparatus |
| JP3527259B2 (ja) * | 1993-04-12 | 2004-05-17 | 松下電器産業株式会社 | 映像信号処理装置及び処理方法 |
| KR0140674B1 (ko) * | 1993-04-12 | 1998-06-15 | 모리시다 요이치 | 영상신호처리장치 및 처리방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1506972A (en) * | 1976-02-06 | 1978-04-12 | Int Computers Ltd | Data processing systems |
| JPS55500390A (ja) * | 1978-06-09 | 1980-07-03 | ||
| JPS57182837A (en) * | 1981-05-07 | 1982-11-10 | Victor Co Of Japan Ltd | Digital data connecting device |
-
1986
- 1986-11-12 JP JP26944786A patent/JPS63123130A/ja active Pending
-
1987
- 1987-11-11 EP EP19870907525 patent/EP0321568B1/en not_active Expired
- 1987-11-11 DE DE8787907525T patent/DE3782436T2/de not_active Expired - Fee Related
- 1987-11-11 WO PCT/JP1987/000877 patent/WO1988003681A1/ja active IP Right Grant
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02228735A (ja) * | 1989-03-01 | 1990-09-11 | Matsushita Electric Ind Co Ltd | パイプライン回路 |
| JPH04222058A (ja) * | 1990-12-21 | 1992-08-12 | Kawasaki Steel Corp | 論理回路のテストパターンの検査方法 |
| JP2011030117A (ja) * | 2009-07-29 | 2011-02-10 | Nec Corp | 通信制御装置及びそれに用いる呼処理輻輳制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3782436T2 (de) | 1993-03-11 |
| EP0321568B1 (en) | 1992-10-28 |
| EP0321568A1 (en) | 1989-06-28 |
| EP0321568A4 (en) | 1989-02-06 |
| WO1988003681A1 (en) | 1988-05-19 |
| DE3782436D1 (de) | 1992-12-03 |
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