JPH06139204A - マルチｃｐｕシステム - Google Patents
マルチｃｐｕシステムInfo
- Publication number
- JPH06139204A JPH06139204A JP29122692A JP29122692A JPH06139204A JP H06139204 A JPH06139204 A JP H06139204A JP 29122692 A JP29122692 A JP 29122692A JP 29122692 A JP29122692 A JP 29122692A JP H06139204 A JPH06139204 A JP H06139204A
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Abstract
(57)【要約】
【目的】 メインＣＰＵが、１チップのサブＣＰＵを汎
用ＯＳ等を変更することなく使用して、通信インターフ
ェース機能を向上する。 【構成】 メインＣＰＵ１０の／ＣＳ，／ＩＯＲＤを入
力するアンドゲート５１と、／ＣＳ，／ＩＯＷＲを入力
するアンドゲート５２と、２つのアンドゲート５１，５
２の出力を入力してサブＣＰＵ２０の／ＩＮＴＯに出力
するノアゲート５３と、サブＣＰＵ２０の／ＷＲを入力
するインバータ５４と、ノアゲート５３，インバータ５
４の出力を入力してメインＣＰＵ１０の／ＷＡＩＴに出
力するナンドゲート５５とからなる。
用ＯＳ等を変更することなく使用して、通信インターフ
ェース機能を向上する。 【構成】 メインＣＰＵ１０の／ＣＳ，／ＩＯＲＤを入
力するアンドゲート５１と、／ＣＳ，／ＩＯＷＲを入力
するアンドゲート５２と、２つのアンドゲート５１，５
２の出力を入力してサブＣＰＵ２０の／ＩＮＴＯに出力
するノアゲート５３と、サブＣＰＵ２０の／ＷＲを入力
するインバータ５４と、ノアゲート５３，インバータ５
４の出力を入力してメインＣＰＵ１０の／ＷＡＩＴに出
力するナンドゲート５５とからなる。
Description
【０００１】
【産業上の利用分野】本発明は、ＷＡＩＴ機能を有する
汎用ＣＰＵをメインＣＰＵとし、Ｉ／Ｏポートを介して
外部のメモリアクセス機能を有する１チップＣＰＵをサ
ブＣＰＵとし、メインＣＰＵとサブＣＰＵの相互のデー
タバスが結合されたマルチＣＰＵシステムに関する。
汎用ＣＰＵをメインＣＰＵとし、Ｉ／Ｏポートを介して
外部のメモリアクセス機能を有する１チップＣＰＵをサ
ブＣＰＵとし、メインＣＰＵとサブＣＰＵの相互のデー
タバスが結合されたマルチＣＰＵシステムに関する。
【０００２】
【従来の技術】従来この種のシステムは、入出力データ
の直並列変換を行うシリアルポートに８２５１等のＵＡ
ＲＴ用のＬＳＩチップを用い、メインＣＰＵがプログラ
ムによりこのチップを制御するのを常としていた。しか
し、このＬＳＩチップの機能を向上し、制御のプログラ
ムを従来と同様としたまま、ＵＡＲＴ部をインテリジェ
ント化したいという要求が生じたので、本出願人は８２
５１の代りに８０５１，８０３１，８７５１などの１チ
ップＣＰＵをサブＣＰＵとして用いるとともに、このサ
ブＣＰＵとメインＣＰＵとが外部メモリを同時にアクセ
スしないように構成する案を特願昭５８−９１４５４
（特公昭６３−６３９４０）、特願昭５８−１７７７１
５、および特願昭６０−３９９８８（特公平２−１５０
９５）として出願した。
の直並列変換を行うシリアルポートに８２５１等のＵＡ
ＲＴ用のＬＳＩチップを用い、メインＣＰＵがプログラ
ムによりこのチップを制御するのを常としていた。しか
し、このＬＳＩチップの機能を向上し、制御のプログラ
ムを従来と同様としたまま、ＵＡＲＴ部をインテリジェ
ント化したいという要求が生じたので、本出願人は８２
５１の代りに８０５１，８０３１，８７５１などの１チ
ップＣＰＵをサブＣＰＵとして用いるとともに、このサ
ブＣＰＵとメインＣＰＵとが外部メモリを同時にアクセ
スしないように構成する案を特願昭５８−９１４５４
（特公昭６３−６３９４０）、特願昭５８−１７７７１
５、および特願昭６０−３９９８８（特公平２−１５０
９５）として出願した。
【０００３】すなわち、特願昭５８−９１４５４（特公
昭６３−６３９４０）は、図３に示すように、１チップ
ＣＰＵ、汎用ＣＰＵ、外部メモリの間に共通バス４０を
直接接続し、データ処理時には汎用ＣＰＵにバスを占有
させてデータ処理を行なわしめるとともに、データ転送
時には１チップＣＰＵが汎用ＣＰＵに対してＨＯＬＤ要
求を発して汎用ＣＰＵにバスを放棄させ、１チップＣＰ
Ｕがバスを占有するように構成したものであり、特願昭
５８−１７７７１５は、図４に示すように、タイミング
信号発生器を備えて、１チップＣＰＵがＲＡＭをアクセ
スする直前に、汎用ＣＰＵがＲＡＭをアクセスしないよ
うに、該タイミング信号発生器がＷＡＩＴ信号を発生し
たのち、汎用ＣＰＵとＲＡＭをつないでいるバスを切離
して、１チップＣＰＵがアクセスに要する時間だけＲＡ
Ｍを占有させたものであった。また、特願昭６０−３９
９８８（特公平２−１５０９５）は、図５に示すよう
に、１チップＣＰＵがメインＣＰＵのＲＡＭをアクセス
する直前にＤＭＡ要求信号を発し、メインＣＰＵからの
ＤＭＡ可能の返答信号によってバスを切換えるような回
路を設けるものであった。
昭６３−６３９４０）は、図３に示すように、１チップ
ＣＰＵ、汎用ＣＰＵ、外部メモリの間に共通バス４０を
直接接続し、データ処理時には汎用ＣＰＵにバスを占有
させてデータ処理を行なわしめるとともに、データ転送
時には１チップＣＰＵが汎用ＣＰＵに対してＨＯＬＤ要
求を発して汎用ＣＰＵにバスを放棄させ、１チップＣＰ
Ｕがバスを占有するように構成したものであり、特願昭
５８−１７７７１５は、図４に示すように、タイミング
信号発生器を備えて、１チップＣＰＵがＲＡＭをアクセ
スする直前に、汎用ＣＰＵがＲＡＭをアクセスしないよ
うに、該タイミング信号発生器がＷＡＩＴ信号を発生し
たのち、汎用ＣＰＵとＲＡＭをつないでいるバスを切離
して、１チップＣＰＵがアクセスに要する時間だけＲＡ
Ｍを占有させたものであった。また、特願昭６０−３９
９８８（特公平２−１５０９５）は、図５に示すよう
に、１チップＣＰＵがメインＣＰＵのＲＡＭをアクセス
する直前にＤＭＡ要求信号を発し、メインＣＰＵからの
ＤＭＡ可能の返答信号によってバスを切換えるような回
路を設けるものであった。
【０００４】
【発明が解決しようとする課題】しかし、特願昭５８−
９１４５４においては、一時休止中の汎用ＣＰＵがＨＯ
ＬＤをかけられたままになるので、データ転送のバイト
数が多いと実行時間が大幅に低下してしまうという欠点
があり、この欠点を改善した特願昭５８−１７７７１５
は、多くの部品点数を必要とするという欠点があった。
特願昭６０−３９９８８（特公平２−１５０９５）は、
少ない部品点数で実行速度の低下を招かないシステムの
提供を目的としたが、メインのＣＰＵのソフトが特殊に
なるという問題点があった。すなわち、アクセスの本体
は、１チップＣＰＵであり、メインのＣＰＵはＲＡＭに
書いたデータを１チップＣＰＵが伝送するのをひたすら
待つのみであった。
９１４５４においては、一時休止中の汎用ＣＰＵがＨＯ
ＬＤをかけられたままになるので、データ転送のバイト
数が多いと実行時間が大幅に低下してしまうという欠点
があり、この欠点を改善した特願昭５８−１７７７１５
は、多くの部品点数を必要とするという欠点があった。
特願昭６０−３９９８８（特公平２−１５０９５）は、
少ない部品点数で実行速度の低下を招かないシステムの
提供を目的としたが、メインのＣＰＵのソフトが特殊に
なるという問題点があった。すなわち、アクセスの本体
は、１チップＣＰＵであり、メインのＣＰＵはＲＡＭに
書いたデータを１チップＣＰＵが伝送するのをひたすら
待つのみであった。
【０００５】本発明の目的は、上述の欠点を解消し、汎
用のＯＳ等を変更することなく、メインＣＰＵが通信イ
ンタフェースのサブＣＰＵの１チップＣＰＵをあたかも
単なる周辺装置のように使用することができるマルチＣ
ＰＵシステムを提供することにある。
用のＯＳ等を変更することなく、メインＣＰＵが通信イ
ンタフェースのサブＣＰＵの１チップＣＰＵをあたかも
単なる周辺装置のように使用することができるマルチＣ
ＰＵシステムを提供することにある。
【０００６】
【課題を解決するための手段】本発明のマルチＣＰＵシ
ステムは、メインＣＰＵが発するサブＣＰＵに対するチ
ップセレクト信号／ＣＳ（／ＣＳの“／”は、ＣＳ信号
が負論理であることを示す。以下各信号について同様と
する。）と読取制御信号／ＩＯＲＤとの論理積を求めて
サブＣＰＵに読取／書込みの識別信号として出力する第
１のアンドゲートと、チップセレクト信号／ＣＳと書込
制御信号／ＩＯＷＲとの論理積を求める第２のアンドゲ
ートと、第１および第２のアンドゲートの２つの出力の
否定論理和を求めてサブＣＰＵに割込信号／ＩＮＴＯと
して出力するノアゲートと、サブＣＰＵから発せられる
書込信号／ＷＲを反転するインバータと、インバータの
出力とノアゲートの出力との否定論理積を求めてメイン
ＣＰＵにＷＡＩＴ要求信号として出力するナンドゲート
とからなる信号変換部を有する。
ステムは、メインＣＰＵが発するサブＣＰＵに対するチ
ップセレクト信号／ＣＳ（／ＣＳの“／”は、ＣＳ信号
が負論理であることを示す。以下各信号について同様と
する。）と読取制御信号／ＩＯＲＤとの論理積を求めて
サブＣＰＵに読取／書込みの識別信号として出力する第
１のアンドゲートと、チップセレクト信号／ＣＳと書込
制御信号／ＩＯＷＲとの論理積を求める第２のアンドゲ
ートと、第１および第２のアンドゲートの２つの出力の
否定論理和を求めてサブＣＰＵに割込信号／ＩＮＴＯと
して出力するノアゲートと、サブＣＰＵから発せられる
書込信号／ＷＲを反転するインバータと、インバータの
出力とノアゲートの出力との否定論理積を求めてメイン
ＣＰＵにＷＡＩＴ要求信号として出力するナンドゲート
とからなる信号変換部を有する。
【０００７】
【作用】メインＣＰＵが発するチップセレクト信号／Ｃ
Ｓ，読取制御信号／ＩＮＴＯ，書込制御信号／ＩＯＷＲ
は、読取／書込みの識別信号および割込信号／ＩＮＴＯ
に変換されてサブＣＰＵに入力され、サブＣＰＵの出力
との論理積でＷＡＩＴ要求信号に変換されてメインＣＰ
Ｕに入力される。
Ｓ，読取制御信号／ＩＮＴＯ，書込制御信号／ＩＯＷＲ
は、読取／書込みの識別信号および割込信号／ＩＮＴＯ
に変換されてサブＣＰＵに入力され、サブＣＰＵの出力
との論理積でＷＡＩＴ要求信号に変換されてメインＣＰ
Ｕに入力される。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明のマルチＣＰＵシステムの１
実施例のシステム構成図、図２は図１の実施例の信号変
換部５０の回路図である。図１において、本実施例のマ
ルチＣＰＵシステムは、公知の汎用ＣＰＵ、例えばイン
テル社の８０８８等からなるメインＣＰＵ１０と、公知
の１チップＣＰＵ、例えばインテル社８０５１等からな
るサブＣＰＵ２０と、ＲＯＭ，ＲＡＭからなる外部メモ
リ３０と、メインＣＰＵ１０、サブＣＰＵ２０、外部メ
モリ３０間に共通に接続されるバス４０と、メインＣＰ
Ｕ１０とサブＣＰＵ２０との間に接続され、両者間の信
号を変換する信号変換部５０とを有する。
て説明する。図１は本発明のマルチＣＰＵシステムの１
実施例のシステム構成図、図２は図１の実施例の信号変
換部５０の回路図である。図１において、本実施例のマ
ルチＣＰＵシステムは、公知の汎用ＣＰＵ、例えばイン
テル社の８０８８等からなるメインＣＰＵ１０と、公知
の１チップＣＰＵ、例えばインテル社８０５１等からな
るサブＣＰＵ２０と、ＲＯＭ，ＲＡＭからなる外部メモ
リ３０と、メインＣＰＵ１０、サブＣＰＵ２０、外部メ
モリ３０間に共通に接続されるバス４０と、メインＣＰ
Ｕ１０とサブＣＰＵ２０との間に接続され、両者間の信
号を変換する信号変換部５０とを有する。
【０００９】図２において、信号変換部５０は、メイン
ＣＰＵ１０のＡＯ端子とサブＣＰＵ２０のポートＰ３４
に接続され、ステータスとデータを振分ける信号線と、
メインＣＰＵ１０の／ＩＮＴＯ，／ＣＳ端子に入力端子
が接続される第１のアンドゲート５１と、／ＩＯＷＲ／
ＣＳ端子に入力端子が接続される第２のアンドゲート５
２、第１，第２のアンドゲート５１，５２の出力が入力
されサブＣＰＵ２０の／ＩＮＴＯポートに出力されるノ
アゲート５３と、サブＣＰＵ２０の／ＷＲ信号が出力さ
れるポートＰ３５に入力が接続されるインバータ５４
と、ノアゲート５３の出力から分岐された信号とインバ
ータ５４の出力とを入力してメインＣＰＵ１０の／ＷＡ
ＩＴ端子に出力が接続されるナンドゲート５５とを有す
る。メインＣＰＵ１０が受信データを読むときは、／Ｃ
Ｓ，／ＩＯＲＤを「ロー」にすると、アンドゲート５
１、ノアゲート５３を経てサブＣＰＵ２０の／ＩＮＴＯ
に「ロー」が送られる。サブＣＰＵ２０は、アクセスさ
れたことを割込み、またはポーリングで確認し、ポート
Ｐ３４およびポートＰ３５の両方が「ハイ」であること
により、ステータスのアクセスであることを確認する。
このとき、メインＣＰＵ１０は、／ＷＡＩＴ端子が「ロ
ー」なので、停止したままとなる。サブＣＰＵ２０が外
部メモリライトを実行すると、データバスＰ００〜Ｐ０
７にアドレスに続けたステータスが出力され、／ＷＲ信
号が「ロー」になる。この／ＷＲ信号は、インバータ５
４で反転された後、ナンドゲート５５で、ノアゲート５
３から分岐された／ＩＮＴＯ信号と否定論理積演算され
てメインＣＰＵ１０の／ＷＡＩＴを端子「ハイ」にす
る。メインＣＰＵ１０は、データバスのデータ、すなわ
ちサブＣＰＵ２０の出力したデータを読込む。
ＣＰＵ１０のＡＯ端子とサブＣＰＵ２０のポートＰ３４
に接続され、ステータスとデータを振分ける信号線と、
メインＣＰＵ１０の／ＩＮＴＯ，／ＣＳ端子に入力端子
が接続される第１のアンドゲート５１と、／ＩＯＷＲ／
ＣＳ端子に入力端子が接続される第２のアンドゲート５
２、第１，第２のアンドゲート５１，５２の出力が入力
されサブＣＰＵ２０の／ＩＮＴＯポートに出力されるノ
アゲート５３と、サブＣＰＵ２０の／ＷＲ信号が出力さ
れるポートＰ３５に入力が接続されるインバータ５４
と、ノアゲート５３の出力から分岐された信号とインバ
ータ５４の出力とを入力してメインＣＰＵ１０の／ＷＡ
ＩＴ端子に出力が接続されるナンドゲート５５とを有す
る。メインＣＰＵ１０が受信データを読むときは、／Ｃ
Ｓ，／ＩＯＲＤを「ロー」にすると、アンドゲート５
１、ノアゲート５３を経てサブＣＰＵ２０の／ＩＮＴＯ
に「ロー」が送られる。サブＣＰＵ２０は、アクセスさ
れたことを割込み、またはポーリングで確認し、ポート
Ｐ３４およびポートＰ３５の両方が「ハイ」であること
により、ステータスのアクセスであることを確認する。
このとき、メインＣＰＵ１０は、／ＷＡＩＴ端子が「ロ
ー」なので、停止したままとなる。サブＣＰＵ２０が外
部メモリライトを実行すると、データバスＰ００〜Ｐ０
７にアドレスに続けたステータスが出力され、／ＷＲ信
号が「ロー」になる。この／ＷＲ信号は、インバータ５
４で反転された後、ナンドゲート５５で、ノアゲート５
３から分岐された／ＩＮＴＯ信号と否定論理積演算され
てメインＣＰＵ１０の／ＷＡＩＴを端子「ハイ」にす
る。メインＣＰＵ１０は、データバスのデータ、すなわ
ちサブＣＰＵ２０の出力したデータを読込む。
【００１０】メインＣＰＵ１０からの送信データの書込
みのときは、メインＣＰＵ１０から発せられる／ＣＳ，
／ＩＯＷＲの信号を「ロー」にすることにより、サブＣ
ＰＵ２０の／ＩＮＴＯが「ロー」になる。サブＣＰＵ２
０は、受信データ読取りの場合と同様にしてアクセスを
確認して、ポートＰ３４，Ｐ３５の信号によりデータの
書込みであることを判別し、データバスＰ００〜Ｐ０７
のデータを取込む。その後ポートＰ３６の／ＷＲ信号を
「ハイ」，「ロー」，「ハイ」と変化させることによ
り、メインＣＰＵ１０のＷＡＩＴ状態が解除され、メイ
ンＣＰＵ１０の書込み動作が終了する。
みのときは、メインＣＰＵ１０から発せられる／ＣＳ，
／ＩＯＷＲの信号を「ロー」にすることにより、サブＣ
ＰＵ２０の／ＩＮＴＯが「ロー」になる。サブＣＰＵ２
０は、受信データ読取りの場合と同様にしてアクセスを
確認して、ポートＰ３４，Ｐ３５の信号によりデータの
書込みであることを判別し、データバスＰ００〜Ｐ０７
のデータを取込む。その後ポートＰ３６の／ＷＲ信号を
「ハイ」，「ロー」，「ハイ」と変化させることによ
り、メインＣＰＵ１０のＷＡＩＴ状態が解除され、メイ
ンＣＰＵ１０の書込み動作が終了する。
【００１１】
【発明の効果】以上説明したように、本発明は、汎用の
メインＣＰＵと１チップのサブＣＰＵとの間に論理ゲー
トからなる信号変換部を設けることにより、メインＣＰ
Ｕが汎用のＯＳ等のソフトウエアを変更することなくサ
ブＣＰＵをあたかも単なる周辺装置のように制御するこ
とが可能となり、通信システム等の機能を向上すること
ができる効果がある。
メインＣＰＵと１チップのサブＣＰＵとの間に論理ゲー
トからなる信号変換部を設けることにより、メインＣＰ
Ｕが汎用のＯＳ等のソフトウエアを変更することなくサ
ブＣＰＵをあたかも単なる周辺装置のように制御するこ
とが可能となり、通信システム等の機能を向上すること
ができる効果がある。
【図１】本発明のマルチＣＰＵシステムの一実施例のシ
ステム構成図である。
ステム構成図である。
【図２】図１の実施例の信号変換部５０の回路図であ
る。
る。
【図３】従来のマルチＣＰＵシステムの第１の実施例を
示す図である。
示す図である。
【図４】従来のマルチＣＰＵシステムの第２の実施例を
示す図である。
示す図である。
【図５】従来のマルチＣＰＵシステムの第３の実施例を
示す図である。
示す図である。
１０ メインＣＰＵ ２０ サブＣＰＵ ３０ 外部メモリ ４０ バス ５０ 信号変換部 ５１，５２ アンドゲート ５３ ノアゲート ５４ インバータ ５５ ナンドゲート
Claims (1)
- 【請求項１】 ＷＡＩＴ機能を有する汎用ＣＰＵをメイ
ンＣＰＵとし、Ｉ／Ｏポートを介して外部メモリのアク
セス機能を有する１チップＣＰＵをサブＣＰＵとし、前
記メインＣＰＵ、サブＣＰＵ両者のデータバスが相互に
結合されたマルチＣＰＵシステムにおいて、 前記メインＣＰＵが発する前記サブＣＰＵに対するチッ
プセレクト信号／ＣＳと読取制御信号／ＩＯＲＤとの論
理積を求めて前記サブＣＰＵに読取／書込みの識別信号
として出力する第１のアンドゲートと、前記チップセレ
クト信号／ＣＳと書込制御信号／ＩＯＷＲとの論理積を
求める第２のアンドゲートと、前記第１および第２のア
ンドゲートの２つの出力の否定論理和を求めて前記サブ
ＣＰＵに割込信号／ＩＮＴＯとして出力するノアゲート
と、前記サブＣＰＵから発せられる書込信号／ＷＲを反
転するインバータと、前記インバータの出力と前記ノア
ゲートの出力との否定論理積を求めて前記メインＣＰＵ
にＷＡＩＴ要求信号として出力するナンドゲートとから
なる信号変換部を有することを特徴とするマルチＣＰＵ
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29122692A JP3362740B2 (ja) | 1992-10-29 | 1992-10-29 | マルチｃｐｕシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29122692A JP3362740B2 (ja) | 1992-10-29 | 1992-10-29 | マルチｃｐｕシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06139204A true JPH06139204A (ja) | 1994-05-20 |
| JP3362740B2 JP3362740B2 (ja) | 2003-01-07 |
Family
ID=17766110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29122692A Expired - Fee Related JP3362740B2 (ja) | 1992-10-29 | 1992-10-29 | マルチｃｐｕシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3362740B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100310298B1 (ko) * | 1999-07-09 | 2001-11-03 | 오길록 | 데이터 전송 제어 회로 |
-
1992
- 1992-10-29 JP JP29122692A patent/JP3362740B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100310298B1 (ko) * | 1999-07-09 | 2001-11-03 | 오길록 | 데이터 전송 제어 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3362740B2 (ja) | 2003-01-07 |
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Legal Events
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|---|---|---|---|
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