KR910008416B1

KR910008416B1 - 멀티포트 메모리를 이용한 다중화 프로세서간 통신 제어회로

Info

Publication number: KR910008416B1
Application number: KR1019890009070A
Authority: KR
Inventors: 한상천
Original assignee: 삼성전자주식회사; 정용문
Priority date: 1989-06-29
Filing date: 1989-06-29
Publication date: 1991-10-15
Also published as: KR910001562A

Abstract

내용 없음.

Description

멀티포트 메모리를 이용한 다중화 프로세서간 통신 제어회로

제1도는 본 발명에 따른 회로도.

제2도는 본 발명에 따른 제1도의 멀티포트 메모리제어부(100)의 구제회로도.

본 발명은 다중화 프로세서간 통신 제어회로에 관한 것으로, 특히 다중화 프로세서간의 데이타 전송을 위하여 창구역할을 하는 멀티포트 메모리를 사용하고 각각의 프로세서 어드레스를 멀티 플렉싱하며 어느 한 순간에 하나의 프로세서가 상기 멀티포트 메모리를 억세스하여 다중 프로세서간 전송을 가능케하는 멀티포트 메모리를 이용한 다중 프로세서간 통신 제어회로에 관한 것이다.

일반적으로 한 시스템내에서 다중 프로세서를 이용하는 경우 정보 전송을 위하여 어느 한 프로세서의 I/O 어드레스를 설정하여 그 포트를 이용하여 정보 전송을 하였고, 나머지 프로세서는 슬레이브로써 그 포트를 이용하여 데이타를 프로세싱하도록 구성되어 있다.

예를 들어 한 시스템내에 있는 다중 프로세서중 하나를 마스터로 설정하고, 나머지 프로세서는 슬레이브로 하여, 마스터 프로세서 I/O 포트를 결정한다.

이러한 경우 마스터 프로세서가 먼저 데이타 전송을 원하면 위에서 지정된 I/O 포트를 통하여 마스터는 슬레이브와의 데이타 전송을 할 수 있다. 반면에 슬레이브가 먼저 데이타 전송을 원할 경우는 슬레이브 프로세서는 마스터에 인터럽트를 걸고, 상기 마스터는 미리 준비된 인터럽트 처리장치를 수행하며 마스터의 주관하에 데이타 전송이 이루어진다.

상기 기술된 동작설명은 현재 일반적으로 사용되고 있는 퍼스널 컴퓨터의 I/O 인터페이스를 위한 보편적인 기술이다.

이에 따라 종래의 매우 빠른 속도를 요구하는 고성능의 시스템일 경우 상호 인터럽트를 수행함으로써 속도의 지연을 초래하고, 인터럽트를 처리하는 인터럽트 처리장치(S/W)의 추가가 불가피하게 되는데, 그 경우 시스템의 대기 상태가 자주 발생하여 시스템의 성능을 크게 저하시키게 되는 문제점이 있었다.

따라서 본 발명의 목적은 다중 프로세서간 창구역할을 하는 멀티포트 메모리를 사용하고, 각각의 프로세서 어드레스를 멀티 플렉싱하여 어느 한순간에 하나의 프로세서가 상기 멀티포트 메모리를 억세스하여 다중 프로세서간 정보통신을 빠르게 하고 시스템의 성능을 향상시킬 수 있는 회로를 제공함에 있다.

이하 본 발명을 첨부면 도면을 참조하여 상세히 설명한다.

제1도는 본 발명에 따른 회로도로서, 다중화된 제1, 2프로세서(CPU1-CPU2)와, 상기 다중화된 제1, 2프로세서(CPU1-CPU2)에서 출력되는 어드레스 및 제어신호를 멀티플렉싱하는 제1-4멀티플렉셔(MUX1-MUX4)와, 상기 제1-4멀티플렉셔(MUX1-MUX4)에서 발생되는 어드레스(A0-A1)와, 제어신호(OE, CS, WR)에 의해 제어되어 상기 다중화된 제1, 2프로세서(CPU1-CPU2)간의 데이타 전송을 위한 창구역할을 하는 멀티포트 메모리(MMR)와, 상기 멀티포트 메모리(MMR)로부터 출력되는 데이타를 설정되는 방향에 따라 상기 다중화 프로세서(CPU1, CPU2)로 전달하는 제1,2전송 드라이버(TVR1,TVR2)와, 상기 다중화된 제1,2프로세서(CPU1,CPU2)로부터 발생되는 상기 멀티포트 메모리(MMR)의 억세스 신호에 의해 상기 멀티플렉셔(MUX1-MUX4)의 억세스 신호에 의해 상기 멀티플렉셔(MUX1-MUX4)의 선택신호 및 상기 제1, 2전송드라이버(TVR1, TVR2)의 인에이블 및 데이타 전송 방향을 결정하는 선택 제어신호를 발생하는 멀티포트 메모리 제어부(100)로 구성된다.

제2도는 본 발명에 따른 제1도의 멀티포트 메모리 제어부(100)의 구체 회로도로서, 상기 다중화된 제1, 2프로세서(CPU1, CPU2)의 억세스 제어단(PAA, PBA)이 플립플롭(F/F)의 세트(S) 및 리세트(R)에 연결됨과 동시에 오아게이트(OR1-OR2)의 입력단에 연결되고, 상기 플립플롭(F/F)의 출력단(Q)이 상기 오아게이트(OR1-OR2)이 입력단에 연결함과 동시에 상기 제1, 2전송 드라이버(TVR1, TVR2)의 인에이블단(EN)과 상기 멀티플렉셔(MUX1-MUX4)의 칩 선택단(CS)에 연결하고, 상기 오아게이트(OR1, OR2)의 출력단이 상기 제1, 2전송 드라이버(TVR1, TVR2)의 데이타 전송방향 결정단(DIR)에 연결되도록 구성된다.

따라서 본 발명의 구체적 일실시예를 제1, 2도를 참조하여 상세히 설명하면, 제1, 2프로세서(CPU1, CPU2)의 어드레스 및 제어 신호(OE, CS, WR)을 4개의 멀티플렉셔(MUX1-MUX4)를 통하여 어느 한 순간에 하나의 프로세서만이 듀얼포트 메모리(MMR)를 억세스하게 한다. 제1프로세서(CPU1)가 제2프로세서(CPU2)에게 데이타를 전송하기 위해서는 억세스 제어단(PAA, PBA)을 통해 입력되는 신호를 멀티포트 메모리 제어부(100)에서 처리하여 제1, 2전송드라이버(TVR1, TVR2)을 인에이블하고 멀티플렉셔(MUX1-MUX4)를 제어하는 SEL-A신호를 제1프로세서(CPU1)의 어드레스와 제어신호를 멀티플렉셔(MUX1-MUX4)에서 선택한다.

선택된 제1프로세서(CPU1)의 어드레스 및 제어신호는 멀티포트 메모리(MMR)를 억세스한다. 상기 멀티포트 메모리 제어부(100)에서 발생된 상기 SEL-A신호는 제1프로세서(CPU1)의 데이타를 멀티포트 메모리(MMR)에 전송하기 위하여 제1, 2전송드라이버(TVR1, TVR2)를 인에이블 시켜준다. 이때 제1프로세서(CPU1)의 데이타가 듀얼포트 메모리(MMR)에 라이트한다.

SEL-A신호가 디스에이블되고 SEL-B 신호가 엑티브상태가 될 때 상기 멀티포트 메모리 제어부(100)의 출력에 따라 SEL-A신호가 디스에이블 됨으로써 4개의 멀티플렉셔(MUX1-MUX4)에 연결되어 있는 제2프로세서(CPU2)의 어드레스 및 제어신호가 선택된다.

상기 선택된 제2프로세서(CPU2)의 어드레스 및 제어신호가 멀티포트 메모리(MMR)를 억제스한다. 상기 엑티브된 SEL-B의 신호가 제2프로세서(CPU2)의 데이타를 제1, 2전송드라이버(TVR1, TVR2)를 인에이블한다. 이때 멀티포트 메모리(MMR)에 있는 데이타를 제2프로세서(CPU2)가 리드한다(완료). 상기 제1, 2프로세서(CPU1, CPU2)의 데이타 버스에 연결되어 있는 제1, 2전송드라이버(TVR1, TVR2)의 PAR와 PBR는 데이타의 리드인 경우에 엑티브됨으로써 데이타의 방향을 멀티포트 메모리(MMR)에서 프로세서로 갈 수 있도록 결정한다. 데이타를 멀티포트 메모리(MMR)에 라이트하는 경우는 PAR와 PBR를 디스에이블함으로써 데이타의 방향을 리드인 경우와 반대로 되게 한다.

상기 멀티포트메모리(MMR)의 사용 경쟁은 제1프로세서(CPU1)와 제2프로세서(CPU2)의 두 프로세서가 동시에 멀티포트 메모리(MMR)를 쓰고자 할때에만 생기며 그 이외의 경우에 두 프로세서는 자기의 주기를 빼앗기지 않고 멀티포트 메모리(MMR)를 억세스를 행할 수 있다.

제2도에서 한 프로세서의 메모리 억세스를 시작하고 그것이 끝나기 전에 다른 프로세서의 메모리 억세스가 시작되면 뒤에 시작된 억세스 레디신호를 인가하지 않음으로써 보류시켰다가 앞의 억세스가 끝나는 순간부터 억세스를 시킨다.

두 프로세서의 멀티포트 메모리(MMR)의 억세스 요구가 동시에 발생한 때는 랜덤과 우선순위에 의해 어느 한프로세서의 억세스가 먼저 이루어지고 다른 프로세서는 그 뒤에 억세스를 시작한다.

상술한 바와 같이 종래 기술에서의 다중 프로세서간 정보 통신시속도저하로 인한 시스템 전체의 성능저하를 멀티포트 메모리를 사용함으로써 다중 프로세서간의 정보 통신속도를 빠르게 하여 시스템 전체의 성능을 향상시킬 수 있는 이점이 있다.

Claims

다중화된 제1, 2프로세서간 데이타 통신 제어회로에 있어서, 상기 다중화된 제 1, 2프로세서(CPU1-CPU2)에서 출력되는 어드레스 및 제어신호를 멀티플렉싱하는 제1-4멀티플렉셔(MUX1-MUX4)와, 상기 제1-4멀티플렉셔(MUX1-MUX4)에서 발생되는 어드레스(A0-A1)와 제어신호(OE, CS, WR)에 의해 제어되어 상기 다중화된 제1, 2프로세서(CPU1-CPU2)간의 데이타 전송을 위한 창구역할을 하는 멀티포트 메모리(MMR)와, 상기 멀티포트 메모리(MMR)로부터 출력되는 데이타를 설정되는 방향에 따라 상기 다중화 프로세서(CPU1, CPU2)로 전달하는 제1, 2전송 드라이버(TVR1, TVR2)와, 상기 다중화된 제1, 2프로세서(CPU1, CPU2)로부터 발생되는 상기 멀티포트 메모리(MMR)의 억세스 신호에 의해 상기 멀티플렉셔(MUX1-MUX4)의 억세스 신호에 의해 상기 멀티플렉셔(MUX1-MUX4)의 선택신호 및 상기 제1, 2전송드라이버(TVR1, TVR2)의 인에이블 및 데이타 전송 방향을 결정하는 선택 제어신호를 발생하는 멀티포트 메모리 제어부(100)로 구성됨을 특징으로 하는 멀티포트 메모리를 이용한 다중화 프로세서간 통신 제어회로.
제1항에 있어서, 멀티포트 메모리제어부(100)가 상기 다중화된 제1, 2프로세서(CPU1, CPU2)의 억세스 제어단(PAA, PBA)이 플립플롭(F/F)의 세트(S) 및 리세트(R)에 연결됨과 동시에 오아게이트(OR1-OR2)의 입력단에 연결되고, 상기 플립플롭(F/F)의 출력단(Q)이 상기 오아게이트(OR1-OR2)의 입력단에 연결함과 동시에 상기 제1, 2전송드라이버(TVR1, TVR2)의 인에이블단(EN)과 상기 멀티플렉셔(NUX1-MUX4)의 칩 선택단(CS)에 연결하고, 상기 오아게이트(OR1, OR2)의 출력단이 상기 제1, 2전송드라이버(TVR1, TVR2)의 데이타 전송방향 결정단(DIR)에 연결되도록 구성됨을 특징으로 하는 멀티포트 메모리를 이용한 다중화 프로세서간 통신 제어회로.