JPH0214744B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 この発明は半導体装置に関し、たとえば制御用
パーソナルマイクロコンピユータの構成要素であ
るマイクロプロセツサおよびその周辺装置や、高
度並列処理可能なコンピユータの構成装置あるい
は高速デイジタル伝送制御装置を半導体素子内で
構成したような半導体装置に関する。

従来の技術 最近の半導体製造技術の向上に伴ない、半導体
素子内には多数の機能ブロツクが高密度で集積化
されている。この場合、半導体集積回路素子内部
の機能ブロツク間は、高速に信号に授受する必要
があるため、データ線および制御信号線として金
属配線ないしは金属シリサイド配線などを用いて
機能結合されている。しかし、素子に要求さはれ
る機能の拡大とともに、前記配線領域取り分けア
ドレス線あるいはデータ線ないしは制御線の素子
内に占める割合が増大の一途を辿つている。加え
て、外部環境との高速データ通信および素子内で
の高速演算などの処理をデータの滞留なしに実行
するには、情報処理機能を具現化するに必要なハ
ードウエアとは別に、入出力交信データを緩衝記
憶するためのレジスタあるいはラツチないしは
FIFO（First―In First―Out）メモリなどを大規
模に用意する必要があつた。

発明が解決しようとする問題点 ところが、最近の微細加工技術の進歩を考慮し
ても、単一素子の高機能化への要求を満たすため
には、限られた素子寸法内で信号伝送線領域およ
び緩衝記憶領域を可能な限り削減するという妥協
を強いられることになるという問題点があつた。

問題点を解決するための手段 それゆえに、この発明の主たる目的は、上述の
機能要求と物理的制約といつた相反する条件を満
足させるために、信号伝送機能と緩衝記憶機能を
併せ持つ非同期遅延線を用いたリング状バスと素
子に要求される個別機能を具現化する処理ユニツ
ト群とを結合し、緩衝記憶容量を最適に確保しか
つ単一素子としてあるいは組織化された素子群か
らなり、高機能動作し得る半導体装置を提供する
ことである。

この発明は前段から与えられたデータを保持し
て次段に転送するための複数のデータ保持手段を
リング状に接続してリング状非同期データ転送手
段を構成し、各データ保持手段のそれぞれに対応
して転送制御手段を設け、対応するデータ保持手
段の次段のデータ保持手段がデータを保持してい
なければ前段からのデータを次段に出力させ、リ
ング状非同期データ転送手段にデータ合流手段と
データ分岐手段とを介挿し、少なくとも１つの受
信制御手段と少なくとも１つの実行処理ユニツト
とから出力されたデータを、データ合流手段を介
してリング状非同期データ転送手段に合流させ、
リング状非同期データ転送手段に転送されている
データをデータ分岐手段によつて分岐し、少なく
とも１つの送信制御手段と少なくとも１つの実行
処理ユニツトとに分岐させるように構成したもの
である。

作 用 この発明はリング状非同期データ転送手段にお
いて、次段のデータ保持手段がデータを保持して
いなければ前段からのデータを次段に出力し、少
なくとも１つの受信制御手段と少なくとも１つの
実行処理ユニツトとから出力されたデータをリン
グ状非同期データ転送手段に合流させ、リング状
非同期データ転送手段のデータを分岐して少なく
とも１つの送信制御手段と少なくとも１つの実行
処理ユニツトとに出力することによつて、外部環
境との非同期書込用あるいは呼出に応じてデータ
を自動的に転送する。

実施例 以下に、図面に示す実施例とともに、この発明
についてより詳細に説明する。

実施例第１ 第１図はこの発明の一実施例の構成を示す図で
ある。まず、第１図を参照して構成について説明
する。受信制御手段としての入力インターフエイ
ス部１１は合流機構１５を介して非同期自走式リ
ングバス１３１に接続される。非同期自走式リン
グバス１３１はデータを記憶保持しながら自動的
に転送するものである。この非同期自走式リング
バス１３１には、バスアダプタ１７を介して複数
の実行処理ユニツト１４１ないし１４５が接続さ
れる。バスアダプタ１７は合流と分流の両機能を
備え、各実行処理ユニツト１４１ないし１４５と
非同期自走式リングバス１３１との間でデータ交
換を行なうものである。

他方の非同期自走式リングバス１３２には、分
流機構１６を介して送信制御手段としての出力イ
ンターフエイス１２が接続される。また、非同期
自走式リングバス１３２には、バスアダプタ１７
を介して前述の実行処理ユニツト１４３ないし１
４５と１４６および１４７が接続される。

なお、この第１図に示す実施例では実行処理ユ
ニツト１４１ないし１４７のうち最も処理速度が
速いものと、非同期自走式リングバス上でのデー
タ周回時間（信号がリングを１周する伝搬時間）
が等しくなるように、非同期自走式リングバス１
３１，１３２の最大記憶容量すなわちリングサイ
ズが決定される。ここで、実行処理ユニツト１４
１，１４２，１４６，１４７としては、具体的に
はたとえばプログラムメモリが用いられ、実行処
理ユニツト１４３ないし１４５はたとえば論理演
算ユニツト（ALU）が用いられる。なお、実行
処理ユニツト１４１ないし１４７としてはこのよ
うなプログラムメモリやALUに限られることな
く、その他のどのような情報処理ユニツトを用い
てもよい。

次に、動作について説明する。入力インターフ
エイス１１に入力されたデータパケツトは合流機
構１５を介して非同期自走式リングバス１３１に
入力され、このバス上を巡回しながら実行処理ユ
ニツト１４１ないし１４５のうちパケツトの行先
に適合するユニツトで処理され、他方の非同期自
走式リングバス１３２および分流機構１６を介し
て出力インターフエイス部１２から出力パケツト
として送出される。

実施例第２ 第２図はこの発明の他の実施例の構成を示す図
である。この実施例では、入力インターフエイス
部２１が合流機構２５１を介して非同期自走式リ
ングバス２３に接続され、出力インターフエイス
部２２が分流機構２６１を介して非同期自走式リ
ングバス２３に接続される。また、非同期自走式
リングバス２３には、合流機構２５２および分流
機構２６２を介して実行処理ユニツト２４１，２
４２が接続される。

上述のごとく情報処理素子を構成することによ
つて、非同期自走式リングバスの記憶要素１段あ
たりの伝搬遅延時間が極めて速く、一方実行処理
ユニツト２４１および２４２における処理時間が
比較的遅いために、非同期自走式リングバス上で
データ周回時間がなお最小処理時間を上回る場合
に適している。

第３図は第１図および第２図に示した非同期自
走式リングバスの具体的な構成を示し、第４図は
データ流制御線の具体例を示し、第５図はＣ素子
を説明するための図である。

まず、第３図を参照して、データ線３００ない
し３０２には、それぞれのデータ線ごとにバスバ
ツフアドライバ３１が縦続接続されている。そし
て、各段の全ビツトに対応するバスバツフアドラ
イバ３１の開閉はデータ流制御線３４によつて制
御される。各バスバツフアドライバ３１の出力端
に接続されている容量３２は、同一データ線上に
おける次段バスバツフアドライバの負荷容量およ
び配線容量の総計を表わしたものであり、各段ご
とにダイナミツクにデータを記憶保持できること
を示している。情報線３５は、次段のバスバツフ
アドライバにデータが保持されていて、空である
かあるいはふさがつているかによつて、次段への
データ転送が可能であるか否かを表すものであ
る。ゲート３３は前段からの入力信号である制御
線の論理値と、次段からのフイードバツク入力信
号である次段情報線の論理値に従つて、該段の出
力制御信号の論理値を決定するものであり、一般
にＣ素子（Coincidence Element）と呼ばれてい
る。

Ｃ素子は第５図ａに示すシンボルで表わされ、
その動作は第５図ｂに示す論理値に基づく。

次に、第５図ｂに示すＣ素子の入出力論理値に
基づいて、第４図に示すデータ流制御線の動作例
を詳細に説明する。初期状態において、Ｃ素子４
０１ないし４０５の出力がすべて論理「０」であ
り、読出信号線４３が論理「０」であれば、Ｃ素
子４０５の出力制御信号線４２も論理「０」であ
り、出力不可を表わしている。同様の入出力論理
値が、Ｃ素子４０１ないし４０４の入出力信号線
に現われ、入力受付状態信号線４４が入力可能を
表わす。次に、データ書込信号線４１を論理
「１」にすると、Ｃ素子４０１の出力制御信号線
４５は論理「１」に変化し、入力受付状態信号線
４４が論理「０」となつて入力不可となる。

次段のＣ素子４０２の入力信号線はともに論理
「１」となるので、出力制御信号線４６は論理
「１」、制御信号線４７は論理「０」となる。この
ような状態変化は、Ｃ素子４０４まで全く同様に
伝搬する。さらに、Ｃ素子１段分の信号伝搬遅延
時間より長い任意の時間間隔をおいて、データ書
込信号線４１を論理「０」に戻すと、Ｃ素子４０
１の出力制御信号線４５が論理「０」に戻り、情
報信号線４７が論理「１」に戻る。このような状
態変化は、Ｃ素子４０３まで全く同様に伝搬す
る。

結局、ふさがつているＣ素子４０５の手前のＣ
素子４０４に論理「１」のデータが書込まれたこ
とになる。読出信号線４３が論理「１」に変化す
ると、書込データは１段転送され、出力制御信号
線４２が論理「１」に変化する。上述の動作例か
ら明らかなように、出力制御信号線４２は、デー
タが空いているバツフアの先頭を指示するのに用
いることができ、この信号線が論理「１」である
ゲートの前段でデータ転送を停止させ、第３図に
おける対応するバツフアドライバ３１においてデ
ータを保持させることができる。

実施例第３ 第６図はこの発明のその他の実施例の構成を示
す図である。第６図において、入力インターフエ
イス素子５１および出力インターフエイス素子５
２としては、前述の第２図に示した実施例の半導
体情報処理素子が用いられる。また、情報処理実
行素子５３ないし５６としては、前述の第１図に
示した実施例の情報処理素子が用いられる。情報
処理実行素子５３ないし５６に示したＦ１ないし
Ｆ３は情報処理に必須の目的別個別機能を象微的
に表わしたものであり、素子５３，５５は機能Ｆ
１およびＦ２が素子内の演算処理ユニツトで機能
分散処理されることを示し、素子５４，５６では
単一機能Ｆ３が負荷分散処理されることを意味し
ている。

より具体的に説明すると、たとえば機能Ｆ１は
ALUであり、機能Ｆ２はプログラムメモリであ
り、機能Ｆ３はデータメモリである。したがつ
て、そのような構成ではマルチプロセツサシステ
ムとなる。なお、情報処理実行素子５３と５５お
よび５４と５６は全く同一の機能でなくてもよ
く、情報処理実行素子５４，５６としてデータメ
モリを構成して、それぞれの記憶容量が異なつて
いてもよい。

発明の効果 以上のように、この発明によれば、受信制御手
段と送信制御手段と実行処理ユニツトとをそれぞ
れデータ分流手段またはデータ合流手段を介して
リング状非同期バスに接続し、これらを半導体素
子内で形成するようにしたので、リング状非同期
バスにおいてデータを記憶保持しながら外部環境
との非同期書込あるいは呼出に応じてデータを自
動的に転送できる。しかも、実行処理ユニツトと
してどのような情報処理ユニツトでも適用できる
ので、システム構成上の自由度が極めて高く、し
たがつて広範な応用分野に利用できる。さらに、
半導体素子としての設計、製作容易性をも兼備し
ており、小形軽量かつ安価な半導体装置を得るこ
とができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す図で
ある。第２図はこの発明の他の実施例の構成を示
す図である。第３図は非同期自走式バスの構成を
示す図である。第４図はデータ流制御線の動作を
説明するための図である。第５図はＣ素子を説明
するための図である。第６図はこの発明のその他
の実施例の構成を示す図である。 図において、１１，２１は入力インターフエイ
ス、１２，２２は出力インターフエイス、２３，
１３１，１３２は非同期自走式リングバス、１４
１ないし１４７，２４１，２４２は実行処理ユニ
ツト、１５，２５１，２５２は合流機構、１６，
２６１，２６２は分流機構、１７はバスアダプ
タ、３００ないし３０２はデータ線、３１はバス
バツフアドライバ、３３，４０１ないし４０５は
Ｃ素子、３４，４２，４５，４６は出力制御信号
線、３５，４３，４４，４７は情報信号線、５１
は入力インターフエイス素子、５２は出力インタ
ーフエイス素子、５３ないし５６は情報処理実行
素子を示す。

Claims (1)

1. 【特許請求の範囲】 １ 入力データを受信するとともに制御するため
   の少なくとも１つの受信制御手段、 出力データを送信するとともに制御するための
   少なくとも１つの送信制御手段、 情報処理に必要な少なくとも１つの実行処理ユ
   ニツト、 前段から与えられたデータを保持して次段に伝
   送するための複数のデータ保持手段がリング状に
   接続されたリング状非同期データ転送手段、 前記リング状非同期データ転送手段の各データ
   保持手段のそれぞれに対応して設けられ、対応す
   るデータ保持手段の次段のデータ保持手段がデー
   タを保持していなければ、前段からのデータを次
   段に出力させるための転送制御手段、 前記リング状非同期データ転送手段に介挿さ
   れ、前記少なくとも１つの受信制御手段と前記少
   なくとも１つの実行処理ユニツトとから出力され
   たデータを前記リング状非同期データ転送手段に
   合流させるためのデータ合流手段、および 前記リング状非同期データ転送手段に介挿さ
   れ、前記少なくとも１つの送信制御手段と前記少
   なくとも１つの実行処理ユニツトとにデータを分
   岐させるためのデータ分岐手段を備えた、半導体
   装置。