KR100231486B1

KR100231486B1 - 멀티 프로세서 시스템에서의 데이터 패스 로직

Info

Publication number: KR100231486B1
Application number: KR1019970028280A
Authority: KR
Inventors: 홍연철
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1997-06-27
Filing date: 1997-06-27
Publication date: 1999-11-15
Also published as: KR19990004230A

Abstract

본 발명은 멀티 프로세서 시스템에서 두 개의 P6 버스와 시스템 메모리 버스를 연결하기 위한 데이터 패스 로직에 관한 것이다.

본 발명은 서로 분리된 P6 버스＿A와 P6 버스＿B 및 메모리 버스 사이의 데이터 스왑과 전송 방향에 따라 선택 신호와 제어 신호를 출력하는 어드레스 ASIC(100)와, 이 어드레스 ASIC(100)가 출력하는 선택 신호와 제어 신호에 따라 서로 분리된 P6 버스＿A와 P6 버스＿B 및 메모리 버스 사이에서 데이터 전송로 역할을 하는 데이터 ASIC(200)로 구성된다.

Description

멀티 프로세서 시스템에서의 데이터 패스 로직

본 발명은 멀티 프로세서 시스템에서의 데이터 패스 로직에 관한 것으로, 특히 멀티 프로세서 시스템에서 두 개의 P6 버스와 시스템 메모리 버스를 연결하기 위한 데이터 패스 로직에 관한 것이다.

종래 인텔이 제공하는 펜티엄 프로를 이용한 시스템은 전기적인 특성으로 인해 하나의 P6 버스에 4개까지의 팬티엄 프로 프로세서만 지원할 수 있도록 되어 있다.

그러나, 많은 응용 프로그램들은 4개 이상의 프로세서를 요구하고 있으며 고유의 인텔 규격으로는 이를 만족시킬 수 없는 문제점이 있었다.

따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 제안한 것으로서, 인텔 펜티엄 프로 프로세서가 가진 하나의 P6 버스에 대한 수적인 제한을 해결하기 위하여 두 개의 P6 버스와 시스템 메모리 버스의 데이터 패스를 에이직(Application Specific Integrated Circuit,이하 "ASIC"라 칭함)을 이용하여 서로 연결하도록 한 멀티 프로세서 시스템에서의 데이터 패스 로직을 제공하는데 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명의 기술적 수단은, 서로 분리된 P6 버스＿A와 P6 버스＿B 및 메모리 버스 사이의 데이터 스왑과 전송 방향에 따라 선택 신호와 제어 신호를 출력하는 어드레스 ASIC와, 이 어드레스 ASIC가 출력하는 선택 신호와 제어 신호에 따라 서로 분리된 P6 버스＿A와 P6 버스＿B 및 메모리 버스 사이에서 데이터 전송로 역할을 하는 데이터 ASIC로 구성함을 특징으로 한다.

제1도는 본 발명에 의한 멀티 프로세서 시스템에서의 데이터 패스 로직 블록도

제2도는 제1도에 도시된 데이터 패스 로직 상세 블록도

제3도는 본 발명에 의한 P6 버스＿A에서 메모리 버스로 라이트 라인을 할 경우 신호 흐름도.

제4도는 본 발명에 의한 메모리 버스로부터 P6 버스＿A로 리드 라인을 할 경우 신호 흐름도.

제5도는 본 발명에 의한 P6 버스＿B에서 P6 버스＿A로 캐쉬 라인 데이터가 전송될 경우 신호 흐름도.

* 도면의 주요부분에 대한 부호의 설명

100 : 어드레스 ASIC 200 : 데이터 ASIC

이하, 본 발명을 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다.

제1도는 본 발명에 의한 멀티 프로세서 시스템에서의 데이터 패스 로직 블록 다이어그램을 나타낸 것으로서, 서로 분리된 P6 버스＿A와 P6 버스＿B 및 메모리 버스 사이의 데이터 스왑과 전송 방향에 따라 선택 신호와 제어 신호를 출력하는 어드레스 ASIC(100)와, 이 어드레스 ASIC(100)가 출력하는 선택 신호와 제어 신호에 따라 서로 분리된 P6 버스＿A와 P6 버스＿B 및 메모리 버스 사이에서 데이터 전송로 역할을 하는 데이터 ASIC(200)로 구성되어져 있다.

제2도는 제1도에 도시된 데이터 패스 로직 상세 블록로, P6버스와 메모리 버스 사이의 데이터 스왑과 전송 방향에 따라 선택 신호와 제어 신호를 출력하는 어드레스 ASIC(100)와, P6 버스로부터 데이터가 입력되면 순차 교번하여 로우 SRAM(205)과 하이 SRAM(204)에 저장하고 어드레스 ASIC 인터페이스(201)를 통해 선택 신호가 입력되면 로우 SRAM(205)과 하이 SRAM(204)에 저장된 데이터를 순차 교번하여 P6 버스로 전송하는 A＿outMUX8(202) 및 B＿outMUX8(203)과, 메모리 버스로부터 데이터가 로우 비트와 하이 비트로 나뉘어 각각 전송되면 로우 SRAM(205)과 하이 SRAM(204)에 각각 저장하고 어드레스 ASIC 인터페이스(201)를 통해 선택 신호가 입력되면 로우 SRAM(205)과 하이 SRAM(204)에 저장된 데이터를 동시에 메모리 버스로 전송하는 hDramWrMUX(206) 및 IDramWrMUX(207)로 구성되어져 있다.

이와 같이 구성된 본 발명의 동작 및 작용 효과를 첨부한 도면 제1도내지 제5도를 참조하여 설명하면 다음과 같다.

먼저, P6 버스＿A에서 메모리 버스로 라이트 라인을 할 경우는 다음과 같다.

제3도에 도시된 바와 같이, P6 버스＿A를 통해 첫 번째 64bits 데이터가 데이터 ASIC(200)로 입력되면 A＿outMUX8(202)을 통해 첫 번째 데이터가 로우 SRAM(205)에 저장되게 된다. 이때, P6버스＿A를 통해 두 번째 64bits 데이터가 데이터 ASIC(200)로 입력된다.

그리고 A＿outMUX8(202)을 통해 입력된 두 번째 데이터가 하이 SRAM(204)에 저장되게 된다. 이때, P6 버스＿A를 통해 세 번째 64bits 데이터가 데이터 ASIC(200)로 입력된다.

즉, P6 버스로부터 데이터가 입력되면 순차 교번하여 로우 SRAM(205)과 하이 SRAM(204)에 저장되게 된다.

그리고, 메모리 버스의 크기가 128bits이므로 어드레스 ASIC(100)로부터 어드레스 ASIC 인터페이스(201)를 통해 입력되는 선택 신호와 제어 신호에 따라 두 SRAM에 저장된 첫 번째 데이터와 두 번째 데이터가 동시에 각각 hDramWrMUX(206)와 IDramWrMUX(207)를 통해 메모리 버스로 전송되게 된다.

즉, P6 버스로부터 입력되어 로우 SRAM(205)과 하이 SRAM(204)에 저장된 데이터는 쌍으로 동시에 메모리 버스로 전송된다.

또한, P6 버스＿B에서 메모리 버스로 라이트 라인을 할 경우에는 P6 버스＿A가 아닌 P6 버스＿B로 입력되는 것 외에는 상기한 바와 동일한 데이터 흐름을 가진다.

다음으로, 메모리 버스로부터 P6 버스＿A로 리드 라인을 할 경우는 다음과 같다.

제4도에 도시된 바와 같이, 메모리 버스로부터 첫 번째 128bits 데이터가 로우 비트와 하이 비트로 나뉘어 hDramWrMUX(206)와 IDramWrMUX(207)를 통해 데이터 ASIC(200)로 입력되게 된다.

그러면, 입력된 데이터가 로우 SRAM(205)과 하이 SRAM(204)에 저장되게 된다. 이때, 두 번째 128bits 데이터가 hDramWrMUX(206) 와 IDramWrMUX(207)를 통해 데이터 ASIC(200)로 입력되게 된다.

즉, 각각 hDramWrMUX(206) 와 IDramWrMUX(207)를 통해 입력된 데이터는 각각 로우 SRAM(205)과 하이 SRAM(204)에 저장되게 된다.

그리고, 어드레스 ASIC 인터페이스(201)를 통해 입력되는 선택 신호와 제어 신호에 따라 로우 SRAM(205)에 저장된 데이터가 A＿outMUX8(202)을 통해 P6 버스＿A로 전송되게 된다.

이어서, 어드레스 ASIC 인터페이스(201)를 통해 입력되는 선택 신호와 제어 신호에 따라 하이 SRAM(204)에 저장된 데이터가 A＿outMUX8(202)을 통해 P6 버스＿A로 전송되게 된다.

즉, 어드레스 ASIC 인터페이스(201)를 통해 입력되는 선택 신호와 제어 신호에 따라 두 SRAM(204)(205)에 저장된 데이터가 순차 교번되어 A＿outMUX8(202)을 통해 P6 버스＿A로 전송되게 된다.

또한, 메모리 버스로부터 P6 버스＿B로 리드 라인을 할 경우에는 A＿outMUX8(202)이 아닌 B＿outMUX8(203)로 전송되는 것 외에는 상기와 동일한 데이터 흐름을 가진다.

한편, P6 버스＿B에서 P6 버스＿A로 캐쉬 라인 데이터가 전송될 경우는 다음과 같다.

제5도에 도시된 바와 같이, P6 버스＿B에서 데이터 ASIC내의 B＿outMUX8(203)로 첫 번째 64bits 데이터가 입력되면 B＿outMUX8(203)을 통해 첫 번째 데이터가 로우 SRAM(205)에 저장되게 된다. 이때, 두 번째 데이터가 B＿outMUX8(203)로 입력된다.

그리고, B＿outMUX8(203)을 통해 입력된 두 번째 데이터가 하이 SRAM(204)에 저장되게 된다. 이때, 세 번째 데이터가 B＿outMUX8(203)로 입력된다.

이어서, B＿outMUX8(203)을 통해 입력된 세 번째 데이터가 로우 SRAM(205) 에 저장되게 된다. 즉, B＿outMUX8(203)을 통해 입력된 데이터는 순차 교번하여 로우 SRAM(205)과 하이 SRAM(204)에 저장되게 된다.

그리고, 어드레스 ASIC 인터페이스(201)를 통해 입력되는 선택 신호와 제어 신호에 따라 두 SRAM(204)(205)에 저장된 데이터가 순차 교번하여 A＿outMUX8(202)을 통해 P6 버스＿A로 전송되게 된다.

또한, P6 버스＿A에서 P6 버스＿B로 캐쉬 라인 데이터가 전송될 경우에는 B＿outMUX8(203)과 A＿outMUX8(202)이 바뀌어 질 뿐 전체적인 데이터 패스는 동일한 구조를 가진다.

이상에서 설명한 바와 같이 본 발명은 인텔의 프로세서가 4개까지밖에 지원되지 않는 시스템의 단점을 극복하여 4개 이상의 프로세서를 함께 연결함으로써 동작 속도나 성능 면에서 뛰어난 시스템을 설계할 수 있는 효과가 있다.

Claims

서로 분리된 P6 버스＿A 와 P6 버스＿B 및 메모리 버스 사이의 데이터 스왑과 전송 방향에 따라 선택 신호와 제어 신호를 출력하는 어드레스 ASIC와, 상기 어드레스 ASIC가 출력하는 선택 신호와 제어 신호에 따라 서로 분리된 P6 버스＿A 와 P6 버스＿B 및 메모리 버스 사이에서 데이터 전송로 역할을 하는 데이터 ASIC를 포함하여 구성된 것을 특징으로 하는 멀티 프로세서 시스템에서의 데이터 패스 로직.
제1항에 있어서, 상기 데이터 ASIC가, P6 버스로부터 데이터가 입력되면 순차 교번하여 로우 버퍼와 하이 버퍼에 저장하고 상기 어드레스 ASIC로부터 선택 신호가 입력되면 상기 로우 버퍼와 하이 버퍼에 저장된 데이터를 순차 교번하여 P6버스로 전송하는 제1,제2 멀티플렉서와, 메모리 버스로부터 데이터가 로우 비트와 하이 비트로 나뉘어 각각 전송되면 상기 로우 버퍼와 하이 버퍼에 각각 저장하고 상기 어드레스 ASIC로부터 선택 신호가 입력되면 상기 로우 버퍼와 하이 버퍼에 저장된 데이터를 동시에 메모리 버스로 전송하는 하이 멀티플렉서 및 로우 멀티플렉서를 포함하여 구성된 것을 특징으로 하는 멀티 프로세서 시스템에서의 데이터 패스 로직.