JPS6224830B2

JPS6224830B2 -

Info

Publication number: JPS6224830B2
Application number: JP57208875A
Authority: JP
Inventors: Kazuo Sakamoto; Masahiko Misawa
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1982-11-29
Filing date: 1982-11-29
Publication date: 1987-05-30
Also published as: JPS5999520A

Description

【発明の詳細な説明】本発明はプロセツサ間通信制御方式、特に機能
分散型処理システムを構築するときのプロセツサ
間通信において、単向通信、半２重通信および全
２重通信のいずれかの通信形式によつてプロセツ
サ間でデータの授受を実行する場合のプロセツサ
間通信制御方式に関する。

コンピユータを利用するデータ処理において、
個々の業務や機能の一部を多くのコンピユータシ
ステムに分散させて受けもたせた機能分散型処理
システムはよく知られており、このシステムにお
いてプロセツサはプログラムで制御することによ
つてデータを受取りこれを処理するデータ処理装
置の役割を果すこともまたよく知られている。

このようなプロセツサ間の送受信において取扱
われるデータには、いわゆる情報データと制御デ
ータとがあり、通常情報データはプロセツサと接
続された外部回線もしくはプロセスインタフエー
ス機器との入出力データであり、また制御データ
はプロセツサ間の動作モードの指定あるいは動作
制御のためのデータを指す。

さて、情報データは１組のデータが本質的に多
量で数100バイトを越すこともしばしばあり、外
部回線もしくはプロセスごとに１組の入力データ
もしくは１組の出力データあるいはこれらを同時
に転送し１組のデータ発生間隔は外部回線もしく
はプロセスインタフエース機器とのデータ伝送速
度に対応する。

またプロセツサ間転送時間はデータ発生間隔以
内であればよく、制御データに比して長時間が許
容され、なお異る回線間や異るプロセスインタフ
エース機器間ではデータ発生がランダムであると
いつたさまざまな特徴を有する。

一方、制御データは１組のデータ量が情報デー
タに比してかなり少なく通常１乃至10バイト程度
であり、処理の初期状態で発生するのは主に動作
モードの指定でデータ発生量は限定され、処理状
態で発生するものは主として動作状態を表わすデ
ータとこれに対応する動作制御を指示するデータ
でありしかも本質的にその発生量は限定されずか
つランダムであることが多い。さらに、プロセツ
サ間の転送時間は制御データの本質上、即特性が
要求され、しかも発生の順序に従つた転送が要求
れるといつた特徴を有する。

第１図はプロセツサ間の情報データと制御デー
タの流れを説明するためのデータ転送説明図であ
る。

第１図Ａは情報データ転送説明図、第１図Ｂは
制御データ転送説明図である。

第１図は１組のプロセツサを介して行われるデ
ータ転送を例としているが、複数の組の場合もそ
れぞれこれと同様である。

第１図Ａにおいて、プロセツサＡ１およびプロ
セツサＢ２はそれぞれ外部回線ａおよび機能分散
型処理システム内回線（以下単に処理システム内
回線という）ｂを介してデータの転送を行なう
が、外部回線ａを介して入出力する情報データは
通信制御装置３による制御のもとにプロセツサＡ
１とプロセツサＢ２間で情報データ転送ｃを実行
せしめられる。また処理システム内回線ｂを介し
て行われる情報データの転送はプロセスインタフ
エースであるプロセス入出力機器４を介して情報
データ転送ｃを実行する。

第１図Ｂにおける制御データの転送にあつて
は、外部回線ａおよび処理システム内回路ｂを利
用することなく、通信制御装置３およびプロセス
入出力機器４によるデータ制御、入出力制御のも
とに行われる制御データ転送ｄおよびプロセツサ
間データ転送d′を実行する。第１図からも明らか
な如く、データの流れは第１図Ａの情報データが
プロセツサと接続された外部回線もしくはプロセ
スインタフエース機器とのデータを対象としてい
るのに対し、第１図Ｂの制御データの流れはプロ
セツサ間の転送のみを対象としている。

このような機能分散型システムにおけるプロセ
ツサ間通信では、個々のプロセツサがそれぞれの
分散処理を実行し、またかかる分散処理の実行間
に発生するプロセス間のデータ転送は個々のプロ
セツサの機能に影響を与えることなく、かつ全体
として処理効率のすぐれたマルチ構成であること
が望ましい。このためには、プロセツサ間で処理
すべき情報データと制御データの前述した特徴を
勘案した効果的な処理方式が必要となる。

従来この種の機能分散型システムにおけるプロ
セツサ間の通信は、一般的には次の３つの方式に
よつて処理されている。

第１の方式は、１組、２個のDMA制御回路に
よつて情報データと制御データとを発生の順序に
従つて交互にDMA転送を行なう方式である。

第２の方式は、１組のDMA制御回路と１組の
入出力レジスタ回路とを備え、情報データは
DMA制御回路によつてDMA転送し、制御データ
は入出力レジスタ回路によつて１組ごとに予め設
定するプログラムモードによる割込処理で転送す
る方式である。

第３の方式は、２組のDMA制御回路を備え、
情報データと制御データとを区分し別々のDMA
制御回路でDMA転送する方式である。

しかしながら上述した３つの方式にはそれぞれ
次に示すような欠点を有する。

第１の方式は処理システムのハドウエア構成が
簡単となるものの情報データと制御データとを発
生順に交互に転送するため当然転送効率が悪くな
る。また、この場合、１組のDMA制御回路のみ
でDMA制御処理を行ない、情報データと制御デ
ータとの優先および待ち行列管理を処理してお
り、このため優先および待ち行列管理が情報、制
御の種類列とならず従つてソフト構成および処理
も複雑になるという欠点がある。

第２の方式は処理システムのハードウエア構成
も後述する第３の方式ほどには複雑にならず第１
の方式に対して１組の入出力レジスタ回路を付加
した程度ですみ、制御データと情報データとを
別々に処理するため第１の方式に比してそのぶん
転送効率の改善が図れる。しかしながら、この第
２の方式で使用する入出力シフトレジスタ回路の
制御も、これによつて実施する制御データの転送
が１組ごとにプログラム割込処理であるため転送
効率の大幅な改善は望めないうえ、ソフト処理面
でも入出力処理が１組ごとのデータの割込処理を
必要としこのためソフト処理負荷が増大するとい
う欠点がある。

第３の方式は、２組のDMA制御回路を備え、
情報データと制御データとをそれぞれ異るDMA
制御回路で別々に転送するものであり、上述した
第１および第２の方式に比しデータ転送効率の改
善が図れるものの、２組のDMA制御回路を備え
２組のDMA制御間の優先処理によるデータ転送
としているためハードウエア構成の規模が大とな
り、また制御データの転送をDMA転送処理に依
存するため大幅な転送効率の改善は困難で、かつ
２組のDMA制御処理に対するソフトウエア処理
も著しく増大するという欠点がある。

第２図は単向通信形式における従来のプロセツ
サ間通信制御方式の基本的構成を示すブロツク図
である。

第２図Ａ，ＢおよびＣはそれぞれ上述した従来
のプロセツサ間通信の第１、第２および第３の方
式に対応する基本的構成を示すもので、単一矢印
および二重矢印はそれぞれ情報データD₁および
制御データD₂のデータ転送方向を示す。

第２図からも明らかな如く、上述した第１の従
来の方式（以下単に従来方式１と呼ぶ）にあつて
は第２図Ａに示す如く情報データD₁と制御デー
タD₂とが１組のDMA制御回路５および６によつ
てデータ発生順に交互に転送され、また第２図Ｂ
に示す上述した第２の従来の方式（以下単に従来
方式２と呼ぶ）では１組のDMA制御回路５およ
び６によつて情報データD₁の転送を、また１組
の入出力レジスタ回路出力レジスタ回路Ａ７およ
び入力レジスタ回路８によつて制御データの転送
を処理している。なお、上述した第３の従来の方
式（以下単に従来方式３と呼ぶ）では２組の
DMA制御回路を備え、このうち１組の制御回
路、すなわちDMA制御回路１Ａ９およびDMA制
御回路１Ｂ１０によつて情報データＤ１の転送処
理を、他の１組のDMA制御回路、すなわちDMA
制御回路２Ａ１１およびDMA制御回路２Ｂ１２
によつて制御データを転送し、これら３つの従来
方式によるデータ転送における特徴と欠点につい
ては前述したとおりである。

本発明の目的は上述した欠点を除去し、機能分
散型処理システムのもとで行なうプロセツサ間通
信において、転送すべきデータを情報データと制
御データとに区分して処理するものとし、情報デ
ータは待ち行列管理を実施してサイクルスチール
方式のDMA制御によつてプロセツサ間で時間的
的にランダムに転送し合うとともに、制御データ
はハードウエア構成による複数語長のフアースト
インフアーストアウト（FIRST−IN−FIRST−
OUT、以下FIFOと略称する）制御回路で転送す
ることにより転送制御回路のハードウエア構成お
よびソフトウエア構成を簡略化し、また複数語長
のFIFO制御による複数語ごとの割込処理で処理
回数を著しく減少し従つて負荷を大幅に減少でき
るプロセツサ間通信制御方式を提供することにあ
る。

本発明の方式は、機能分散型処理システムのも
とで動作する少なくとも１組のプロセツサ間で単
向および半２重もしくは全２重のいずれかの通信
形式によつて情報および制御データを送受信し合
うプロセツサ間通信において、前記各プロセツサ
に接続する外部回線もしくはプロセスインタフエ
ース機器との入出力データである情報データはこ
れを発生した前記プロセツサ側で待ち行列管理を
実施しサイクルスチール方式のDMA（ダイレク
トメモリアクセス、DIRECT MEMORY
ACCESS）制御により前記情報データを前記プ
ロセツサ間で時間的にランダムに転送し合う情報
データ待ち行列管理手段と、前記各プロセツサ間
の動作モード指定あるいは動作制御のための制御
データは発生の都度これを前記情報データ待ち行
列管理手段実行と同時に予め特定する複数語長の
フアーストインフアーストアウトメモリに書込ん
だうえ待ち行管理を介することなくこれを前記制
御データの発生順序に従つて読出すように制御せ
しめる制御データフアーストインフアーストアウ
ト制御手段とを備えて構成される。

次に図面を参照して本発明を詳細に説明する。
第３図は単向通信形式における本発明のプロセツ
サ間通信制御方式の基本的構成を示すブロツク図
である。

第３図において、プロセツサＡ１、プロセツサ
Ｂ２、DMA制御回路Ａ５、DMA制御回路Ｂ６お
よび情報データＤ１、制御データＤ２はそれぞれ
第１図および第２図に示す同一記号のものと同じ
である。

第３図に示す基本的構成においては、１組の
DMA制御回路、すなわちDMA制御回路Ａ５およ
びDMA制御回路Ｂ６と１個の複数語長FIFOメモ
リ制御回路１３を備え、情報データD₁はこれら
１組のDMA制御回路によるDMA処理のもとに転
送され、制御データD₂は予め処理すべき制御内
容に対応して特定することができる複数語の
FIFOメモリおよびその制御回路を有する複数語
長FIFOメモリ制御回路１３によつてプログラム
の制御のもとに入力する複数語の制御データを連
続的に処理し転送する。

このFIFOメモリはよく知られるように、先入
れ先出し方式すなわち最も古いデータから次々に
読出されるように管理されるFIRST−IN−FI−
RST−OUT方式で利用されるメモリで、通常異
なる速度で非同期で動作する２つのデバイスを接
続するためのバツフア等として用いられるもので
あり、データはこのメモリの一端にストアされま
た他端から古い順序に読出される。このような
FIFOメモリを処理すべき制御データD₂の予め既
知の最大語数を満足するように備えることによつ
て制御データD₂は処理すべき複数語が連続的に
処理され、従つて、転送時間が大幅に減少して転
送効率の改善が図れるとともに、このような構成
のFIFOメモリは第２図Ｂに示す入出力レジスタ
を利用する場合にくらべて回路の動作制御が本質
的に簡単となり、また待ち行列管理はDMA制御
回路Ａ５およびDMA制御回路Ｂ６による情報デ
ータD₁の処理だけを対象とするのでそのソフト
ウエアの内容を著しく単純化することができると
ともに制御データD₂の入出力処理も複数語ごと
の割込処理となつてソフトウエア処理内容の簡単
化、ソフトウエア負荷の減少が図れる。さらに複
雑な構成を要するDMA制御回路は１組とするこ
とができるのでハードウエア構成も前述した第２
図Ａによる従来方式１の場合よりも大規模になる
ものの第２図Ｃの従来方式３の場合よりも著しく
単純化することができる。

以上のプロセツサ間通信方式の基本的構成によ
る従来方式と本発明方式との比較はすべて単向通
信形式を例にとつて説明したが、半２重通信形式
および全２重通信形式による場合の基本的構成に
ついての比較を行なうと従来方式と本発明方式と
のバードウエア構成、ソフトウエア構成、転送効
率等の差異はさらに増大したものとなる。

第４図は従来方式１および２による半２重通信
形式および全２重通信形式におけるプロセツサ間
通信制御方式の基本的構成を示すブロツク図であ
る。

第４図Ａは従来方式１による半２重通信形式に
おける基本的構成Ａ−１、および全２重通信形式
における基本的構成Ａ−２を示し、第４図Ｂは従
来方式２による半２重通信形式における基本的構
成Ｂ−１、および全２重通信形式における基本的
構成Ｂ−２を示す。

また、第５図は本発明による半２重通および全
２重信形式におけるプロセス間通信制御方式の基
本的構成を示すブロツク図であり、第５図Ａは半
２重通信形式における場合の、また第５図Ｂは全
２重通信形式における場合の基本的構成を示す。

第４図Ａ−１においては、プロセツサＡ１から
送信すべきデータD₀およびプロセツサＢ２から
送信すべきデータＤ０′は情報データと制御デー
タいずれも含み、これらのデータはプロセツサＡ
１との転送データのDMA制御を行うDMA制御回
路Ａ５およびプロセツサＢ２との転送データの
DMA制御を行うDMA制御回路Ｂ６によりデータ
方向によつてスイツチ回路Ｓを切替えてデータの
転送を制御する従来方式１による半２重通信を実
施する。

第４図Ａ−２においては、プロセツサＡ１とプ
ロセツサＢ２とに対するそれぞれ１組のDMA制
御回路、すなわちDMA制御回路Ａ（１）５−
１、DMA制御回路Ａ（２）５−２、およびDMA
制御回路Ｂ（１）６−１、DMA制御回路Ｂ
（２）６−２によつてデータを常時双方向に転送
する従来方式１による全２重通信を実施する。

第４図Ｂ−１においては、情報データのプロセ
ツサＡ１からプロセツサＢ２に対する情報データ
Ｄ１と、プロセツサＢ２からプロセツサＡ１に対
する情報データD₂との転送は第４図Ａ−１にお
けるデータ制御と同様に１組のDMA制御回路Ａ
５およびＢ６を備えスイツチ回路Ｓを介してデー
タ方向に対応した制御を行わしめ、また制御デー
タにあつてはプロセツサ間で授受すべき制御デー
タD₂およびD₂′を１組の入出力レジスタ、すなわ
ち入出力レジスタＡ１４および入出力レジスタＢ
１５によつて制御する。

入出力レジスタＡ１４および入出力レジスタＢ
１５はそれぞれ１組の入力および出力レジスタを
有し、入出力レジスタＡ１４にあつては入出力レ
ジスタ１４１および出力レジスタ１４２、入出力
レジスタ１５にあつては入力レジスタ１５１およ
び出力レジスタ１５２をＢ−１図に示す如くスイ
ツチ回路Ｓを介して切替えて制御データD₂およ
びD₂′のデータ方向の切替制御を行ない従来方式
２による情報データと制御データとの半２重通信
を実施する。

第４図Ｂ−２においては、２組のDMA制御回
路、すなわち第４図Ａ−２におけるDMA制御回
路Ａ（１）５−１，Ａ（２）５−２およびDMA
制御回路Ｂ（１）６−１，Ｂ（２）６−２によつ
て情報データD₁，D₁′の転送を行ない、また制御
データは２組の入、出力レジスタすなわち出力レ
ジスタＡ７，Ｂ７−１ならびに入力レジスタＡ
８，Ｂ８−１によつて制御データD₂およびD₂′の
方向制御を行ない、これによつて従来方式２によ
る全２重通信を実施している。

また、従来方式３による半２重および全２重通
信におけるデータの制御は上述した従来方式１と
２とを組合せた構成となりハードウエア構成およ
びソフトウエア構成はさらに複雑化する。

上述した従来方式はいずれも複数のDMA制御
回路、入出力レジスタ回路を主体とする基本的構
成を有し、それぞれ前述した単向通信における欠
点がさらに増大した状態で発生する。

一方、本発明による半２重通信および全２重通
信にあつては上述した従来方式によるものよりも
はるかにハードウエア、ソフトウエア構成ともに
簡略したものとなり、かつデータ転送効率の大幅
な改善が図れるシステムとすることができる。

第５図は本発明によるプロセツサ間通信制御方
式の半２重通信Ａおよび全２重通信Ｂ形式におけ
る基本的構成を示すブロツク図である。

第５図の記号で第１図から第４図までの記号と
同一のものは同じ内容を示し、これらに関する詳
細な説明は省略する。

第５図Ａの半２重通信形式においては、１組の
DMA制御回路、すなわちDMA制御回路Ａ５およ
びDMA制御回路Ｂ６によつて情報データD₁，
D₁′の流れを制御し、また複数語FIFOメモリ制御
回路１３、制御データD₂，D₂′の転送切替用スイ
ツチ回路Ｓ等を有する制御データ切替制御回路１
６によりFIFO方式による制御データD₂，D₂′の
制御を行ない、半２重通信形式によるプロセツサ
間データ制御を行なう。

第５図Ｂにあつては２組のDMA制御回路、す
なわちDMA制御回路Ａ（１）５−１，Ａ（２）
５−２およびDMA制御回路Ｂ（１）６−１，Ｂ
（２）６−２によつて情報データD₁およびD₁′の転
送制御を、また２組の複数語長FIFOメモリ制御
回路１３によつて制御データD₂およびD₂′の
FIFO方式によるデータ転送制御を行なう。

第５図ＡおよびＢにおける情報データの転送制
御は前述した従来方式２における半２重、全２重
通信形式と同じ構成としているが、これは従来方
式３の場合よりもハードウエア構成が簡単であ
り、また制御データの制御は複数語のFIFOメモ
リの利用によつて従来方式のいずれの場合よりも
ハードウエア、ソフトウエア構成がはるかに簡単
なものとすることができるうえ、本質的にデータ
転送効率を著しく改善したものとしている。

第６図は単向通信形式によるプロセツサ間通信
制御における制御動作の時間関係を示すタイムチ
ヤートである。時間ｔ上に示す発生データS₁，S₂
等は情報データの発生時間系列、また発生データ
p₁，p₂，p₃等は制御データの発生時間系列を示す
ものとする。

また、第６図に示す従来方式１、２および３、
ならびに本発明本式によるタイムチヤートにおけ
る記号P₁，P₂およびP₃はそれぞれプロセツサＡ
１、プロセツサＢ２におけるデータ送受信処理時
間およびプロセツサ間データ転送時間のタイムチ
ヤートを示す。

いま、DMA転送時間間隔をt₁、待ち行列処理
によるDMA制御処理時間をt₂、レジスタ入出力
処理時間を１組転送割込処理あたりt₃、DMA制
御プレイオフ時間をt₄、FIFOメモリ入出力処理
時間を処理すべきｌ組のそれぞれについてｌ×
（１乃至10バイト）＝ｍバイトあたりt₅とする。こ
こにｍバイトは制御データのバイト数を示し、ま
た情報データはｎバイトであるとする。

プロセツサ間データ転送時間P₃はそれぞれ針線
を施して図示している。

さて上述した各バイト数、時間についての大小
関係を考慮すると、明らかにｎ≫ｍ、ｎ＞ｌであ
り、また通常t₂＞t₃≫t₄、t₁≫t₄、lt₃＞mt₁≫t₅、t₂
≧t₅といつた関係が成立する。

いま発生データs₁，p₁，p₂，s₂，p₃等を時間軸
上で発生順にそれぞれ第６図に示す如く、、
、およびで示しこれらを処理内容によつて
各タイムチヤート軸に展開したものを第６図の如
く示す。

従来方式１、２および３によるプロセツサＡ１
処理時間P₁、プロセツサB₂処理時間P₂およびプ
ロセツサ間データ転送処理時間P₃はそれぞれ第２
図Ａ，ＢおよびＣに示す基本的構成による動作に
対応し、また本発明方式による内容は第３図に示
す動作に対応する処理時間のタイムチヤートを示
している。

従来方式１の場合は第１図Ａの如く１組の
DMA装置により情報、制御データの処理を行な
い各データ、………は送信処理時間t₂後情報
バイト数ｎバイト処理時間ｎ（t₁＋t₄）経過後に情
報データの受信処理が行なわれ、次の制御デー
タは処理時間ｍ（t₁＋t₄）後に受信処理され、他
の制御データ、の転送も同様にして実施され
るが、この場合、制御データを優先処理するため
の情報データの送受信処理は制御データの送
受信処理後に実施される。

従来方式２においては、第２図Ｂに示す如く１
組のDMA制御回路により情報データを、１組の
入、出力レジスタにより制御データの送信を行な
つている。

この場合、制御データ、は時間ｎ（t₁＋
t₄）後に受信処理されることとなるが、制御デー
タ、およびはそれぞれ時間lt₃かかつて転
送処理され、また連続して入力する制御データ
、は時間lt₃で連続処理を受けるよう制御さ
れる。

従来方式３においては、第２図Ｃに示す如く２
組のDMA制御装置を利用し、そのうちの１組に
よつて情報データ、を送受信し、他の１組で
制御データ、、を送受信する。この場合情
報データの、は時間ｎ（t₁＋t₄）かかつて受信
され、制御データ、、はｍ（t₁＋t₄）かかつ
て受信を完了する。

上述した各従来方式は、タイムチヤートからも
明らかな如く、従来方式１にあつては情報データ
と制御データとの交互転送により転送効率が悪
く、従来方式２にあつては制御データが１組ごと
にプログラム割込処理を受けるために転送効率が
従来方式１より大きくは改善されず、また従来方
式３においては制御データの転送がDMA処理の
ため、従来方式１、２よりも効率改善は得られる
ものの大幅な改善は困難であるというそれぞれの
欠点に対応している。

本発明方式にあつては第３図の基本的構成に示
す如く、１組のDMA制御回路によつて制御デー
タ、の転送を実施することは基本的には上述
した各従来方式と同様であるが、制御データ、
、は複数語のFIFOメモリを利用したプログ
ラム処理としており、このため制御データの転送
時間は複数語のFIFOメモリの入、出力処理時間
t₅ですみ、これは待ち行列管理することなくデー
タ発生の都度FIFO方式で迅速に処理され転送効
率が非常によくなる。この場合、FIFOメモリに
対する入、出力処理は複数語単位の割込処理を行
えばよく、また情報データのみ待ち行列管理で処
理するためソフトウエアの構成も大幅に簡素化で
きるといつたさまざまな改善が図れることは前述
したとおりである。

第７図は本発明の一実施例を示すブロツク図で
ある。

第７図の実施例は第５図Ｂに示す本発明の全２
重通信形式による基本的構成にもとづく一実施例
である。

プロセツサＡ１とプロセツサＢ２間の情報デー
タD₁およびD₁′は、情報データの待ち行列管理を
行なうDMA制御回路２０により、また制御デー
タD₂およびD₂′は、制御データのFIFO制御を行
なう１組の複数語長FIFOメモリ制御回路３０
Ａ，３０Ｂによつてそれぞれプロセツサ間データ
の全２重通信におけるデータの流れ制御を行な
う。本実施例ではプロセツサＡ１がメイン処理
用、プロセツサＢ１が外部インタフエース機器１
０台の入出力制御用して機能分散型システムを構
成している。

DMA制御回路２０は、ほぼ同一の機能を有す
る１組のDMAコントローラ２０１Ａ，２０１
Ｂ、データ方向コントロール２０２、NOT回路
２０３、AND回路２０４，２０５を備えて構成
される。

このDMA制御回路２０は、基本的には１組の
DMA制御回路による制御データの転送制御を行
なうものであり、その動作は次のとおりである。

DMAコントロール２０１Ａおよび２０１Ｂは
カウンタ回路、論理ゲート回路、メモリおよび予
めシーケンス的に規定された制御回路等を備え、
DMAコントロール２０１ＡはプロセツサＡ１か
らプロセツサＢ２に転送する情報データＤ１の
DMA制御を、DMAコントロール２０１Ｂはプロ
セツサＢ２からプロセツサＡ１に転送するデータ
D₂のDMA制御を予めシーケンス的に規定された
制御のもとに実行する。これらのDMAコントロ
ール２０１Ａおよび２０１Ｂはローカルバスライ
ン２０１１を介してデータ方向コントロール２０
２と接続される。DMAコントロール２０１Ａは
プロセツサＡ１に対して情報データD₁のDMA制
御を行なうとき、予めプロセツサＡ１から入力し
たデータ転送用制御情報にもとづきローカルバス
ライン２０１１を介して制御情報をデータコント
ロール２０２に送信する。データ方向コントロー
ル２０２はいつたんこれをバツフアメモリにスト
アしたうえ次々に読出すごとに論理ゲート回路を
介して２値の論理値の“１”レベルの制御信号を
出力ライン２０２１を介してNOT回路２０３お
よびAND回路２０４に送出する。NOT回路の論
理値“０”レベルの出力はAND回路２０５に送
出され、AND回路２０５はAND条件が成立せず
従つて出力は得られない。一方情報データD₁と
論理値“１”レベルを受けたAND回路２０４は
AND条件が成立し情報データD₁はプロセツサＡ
１からプロセツサＢ２に転送される。

情報データD₁′転送の場合は、DMAコントロー
ル２０１Ｂの制御のもとにデータ方向コントロー
ル２０２を介して論理値“０”レベルの情報デー
タ制御信号を出力せしめ、情報データD₁′をAND
回路２０５を介して転送せしめる。

このようにして行なう情報データD₁および
D₁′のDMA制御は、本実施例では多量のデータを
発生したプロセツサ例で実施する待ち行列管理の
もとに、命令サイクル後の命令解続中にはプロセ
ツサＡ１もしくはプロセツサＢ２の有するメイン
メモリに対するアクセスを行なわずこの間に
DMA制御を行なういわゆるサイクルスチールモ
ードを採用し、このサイクルスチールモードによ
つて情報データをランダムに転送し合うと同時
に、この間プロセツサＡ１もしくはＢ２と後述す
る複数語長FIFO制御回路３０Ａ，３０Ｂとによ
り制御データの転送制御を実施する。なお、本実施例の場合、情報データは100μ秒間隔で
１バイトごとにDMA転送され、プロセツサＡ１
に対するDMA制御および待ち行列管理処理時間
がそれぞれ2m秒でプロセツサＢ２側の外部イン
タフエース制御を含めた処理時間は5m秒であ
る。

さて、制御データは１組の複数語長FIFO制御
回路３０Ａ，３０ＢによつてFIFO制御方式によ
るデータ転送の制御を行なう。複数語長FIFOメ
モリ制御回路３０Ａ，３０Ｂはそれぞれデータ書
込コントロール３０１、FIFOメモリ３０２およ
びデータ読出コントロール３０３等を備えて構成
される。

データ書込コントロール３０１はフリツプフロ
ツプ回路、論理ゲート回路、シーケンス的に規定
された制御回路等を備え、たとえば制御データ
D₂が発生した場合、これを入力すると直ちに予
め設定する論理値符号系列のデータ書込制御信号
を発生しこれをFIFOメモリ３０２に送出する。
FIFOメモリ３０２は100バイトのメモリ容量を
有しデータ書込コントロール３０１からデータ書
込制御信号を受けると直ちに制御データがこれに
書込まれる。このFIFOメモリ３０２はプロセツ
サＡ１およびＢ１間の通信で取扱われる予め既知
の制御データに対応した複数語長のレジスタより
構成され制御データD₂を待ち行列管理すること
なく発生の都度書込むことができるものであり、
またデータ読出コントロール３０３によつて発生
順、すなわち書込順に古い制御データから次々に
読出される。データ読出コントロール３０３は、
このようにして制御データD₂がFIFOメモリ３０
２に書込れたあとFIFOメモリ３０２の出力デー
ト回路３０２を介してデータ書込コントロール３
０１から受けるデータ読出要求信号を受け、これ
を予め規定された制御のもとに出力論理ゲート回
路等を介してデータ割込制御信号としてプロセツ
サＢ２に送出して制御データの読込を開始させる
とともにFIFOメモリ３０２に書込まれた制御デ
ータD₂がすべてなくなるまで連続的にプロセツ
サB₂に読出し、このようにして制御データD₂を
発生の都度、待ち行列管理することなくFIFO方
式で発生順序に従つて転送する。

プロセツサＢ２からプロセツサＡ１に転送する
制御データD₂′についても全く同様にして複数語
長FIFOメモリ制御回路３０Ａの動作と独立して
複数語長FIFOメモリ制御回路３０Ｂによつて実
施され制御データD₁およびD₂は常時発生の都度
自由に転送可能とすることができる。

本実施例の場合、制御データD₁およびD₂は10
バイト書込み、または読出しのための処理時間は
それぞれ0.2ｍ秒でまた制御データの割込処理時
間は１ｍ秒、FIFOメモリの転送時間は制御デー
タ発生と同時に書込み、読取るため他処理時間に
比し十分小さく無視できる。

なお、上述した制御データ割込要求は、処理す
べき制御データの１バイト目、本実施例の如く10
台の外部インタフエース機器と接続されている場
合にはそれぞれの外部インタフエース機器から転
送されこれらすべてから制御データが書込まれる
場合は入力する制御データの第１バイトに対して
のみ実施すればよい。

このようにして全２重通信形式による情報デー
タと制御データの転送を容易かつ能率よく実施す
ることができる。

本発明は機能分散型処理システムを構築したと
きのプロセツサ間通信においてプロセツサ間で授
受すべきデータを情報データと制御データとに区
分し、制御データは待ち行列管理することなく、
発生の都度複数語長のFIFOメモリに書込み、こ
れをFIFO形式でデータ発生順序で読出してプロ
セス間を転送せしめる点に基本的な特徴を有する
ものであり、第７図に示す本実施例の変形も種々
考えられる。

たとえばDMA制御回路２０に含まれるNOT回
路およびAND回路によるデータ方向制御はこれ
を他の同機能を有する論理ゲート回路と置換して
もよく、またFIFOメモリ制御回路３０Ａ，３０
Ｂはこれを構造的に一体化しても勿論差支えな
く、さらにFIFOメモリ３０２は本実施例では
100バイトの容量としているが、これはプロセツ
サ間通信の目的に応じて任意に設定しうることは
明らかであり、また本実施例において示した各処
理時間等はシステムの構成内容、運用条件等によ
つて任意に設定されることは明らかである。

また、第７図の実施例は全２重通信形式の場合
を例として説明しているが、単向通信および半２
重通信の場合でもそれぞれ容易に構成しうること
は明らかであり、以上はすべて本発明の主旨を損
うことなくいずれも容易に実施しうるものであ
る。

以上説明したように本発明によれば、機能分数
型処理システムのもとで行なうプロセツサ間通信
において、転送すべきデータを情報データと制御
データとに区分し、情報データは待ち行列管理の
もとにサイクルスチール方式のDMA制御によつ
て時間的にランダムに転送し合い、制御データは
発生の都度複数語長のFIFOメモリを介して書込
み読出して待ち行列管理することなく転送し合う
という手段を備えることにより、転送制御回路の
ハードウエア構成の著しい小型化が図れ、制御デ
ータの転送のためのソフトウエア構成を大幅に簡
略化することができ、従つてプロセツサ間の転送
効率を大幅に改善することができるプロセツサ間
通信制御方式が実現できるという効果がある。

【図面の簡単な説明】

第１図はプロセツサ間のデータ転送説明図、第
２図は単向通信形式における従来のプロセツサ間
通信制御方式の基本的構成を示すブロツク図、第
３図は単向通信形式における本発明のプロセツサ
間通信方式の基本的構成を示すブロツク図、第４
図は従来の半２重通信形式Ａおよび全２重通信形
式Ｂにおけるプロセツサ間通信制御方式の基本的
構成を示すブロツク図、第５図は本発明の半２重
通信形式Ａおよび全２重通信形式Ｂにおけるプロ
セツサ間通信制御方式の基本的構成を示すブロツ
ク図、第６図は単向通信形式によるプロセツサ間
通信の制御動作のタイムチヤート、第７図は本発
明の一実施例を示すブロツク図である。１……プロセツサＡ、２……プロセツサＢ、３
……通信制御装置、４……プロセス入出力機器、
５……DMA制御回路Ａ、５−１……DMA制御回
路Ａ（１）、５−２……DMA制御回路Ａ（２）、
６……DMA制御回路Ｂ、６−１……DMA制御回
路Ｂ（１）、６−２……DMA制御回路Ｂ（２）、
７……出力レジスタＡ、７−１出力レジスタ、８
……入力レジスタ、８−１……入力レジスタＢ、
９……DMA制御回路１Ａ、１０……DMA制御回
路１Ｂ、１１……DMA制御回路２Ａ、１２……
DMA制御回路２Ｂ、１３，３０Ａ，３０Ｂ……
複数語長FI−FOメモリ制御回路、１４……入出
力レジスタＡ、１５……入出力レジスタＢ、１６
……制御レジスタ切利制御回路、２０……DMA
制御回路、１４１，１５１……入力レジスタ，１
４２，１５２……出力レジスタ、２０１Ａ，２０
１Ｂ……DMAコントロール、２０２……データ
方向コントロール、２０３……NOT回路、２０
４，２０５……AND回路、３０１……データ書
込コントロール、３０２……FIFOメモリ、３０
３……データ読出コントロール。

Claims

【特許請求の範囲】

１機能分散型処理システムのもとで動作する少
なくとも１組のプロセツサ間で単向および半２重
もしくは全２重のいずれかの通信形式によつて情
報および制御データを送受信し合うプロセツサ間
通信において、前記各プロセツサに接続する外部
回線もしくはプロセスインタフエース機器との入
出力データである情報データはこれを発生した前
記プロセツサ側で待ち行列管理を実施しサイクル
スチール方式のDMA（ダイレクトメモリアクセ
ス、DIRECT MEMORY ACCESS）制御によ
り、前記情報データを前記プロセツサ間で時間的
にランダムに転送し合う情報データ待ち行列管理
手段と、前記各プロセツサ間の動作モード指定あ
るいは動作制御のための制御データは発生の都度
これを前記情報データ待ち行列管理手段実行と同
時に予め特定する複数語長のフアーストインフア
ーストアウトメモリに書込んだうえ待ち行列管理
を介することなくこれを前記制御データの発生順
序に従つて読出すように制御せしめる制御データ
フアーストインフアーストアウト制御手段とを備
えて成ることを特徴とするブロセツサ間通信制御
方式。