JP2635639B2

JP2635639B2 - データ処理装置

Info

Publication number: JP2635639B2
Application number: JP62334762A
Authority: JP
Inventors: 剛彦蔵重
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-12-28
Filing date: 1987-12-28
Publication date: 1997-07-30
Anticipated expiration: 2012-07-30
Also published as: JPH01175055A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明はデータ処理装置におけるデータ処理装置に関
する。

（従来の技術）例えば、第３図に示すような、CPU11と、このCPU11の
制御下に置かれるメモリ12、複数のIO（入出力装置）13
の各モジュールが接続されるバスを考える。ここで、バ
スマスタとなり得るモジュールは、メモリ12を除くCPU1
1とIO13である。したがって、バス争奪は、CPU11とIO13
との間で行われる。

このようなバスにおいて、従来のバス争奪方式は２種
存在する。

第１の方式は、モジュールの優先順位が決められてい
る方式であって、通常、CPUの優先順位を最高位とし、C
PUのバス使用要求に対して即時にバス使用を許可するも
のである。

しかしながら、この方式の場合、下位モジュールのバ
ス使用要求に対してはその許可が遅くなるため、下位モ
ジュールにおけるバス使用の時間待ちが長くなる可能性
がある。したがって、このモジュールがHDD（ハードデ
ィスク装置）やFDD（フロッピーディスク装置）の場合
には回転待ちが生じたり、MT（磁気テープ）の場合には
タイミングエラーが生じたり、通信回線の場合にはオー
バラン（送信バッファが一杯になる状態）やアンダーラ
ン（受信バッファが一杯になる状態）が生じるなど、シ
ステム全体の性能や信頼性の低下を招く危険性がある。
一般的には、このような危険性のあるモジュールの優先
順位を高くして対処しているが、モジュールの増設時に
はその都度優先順位を再検討する必要がある。

第２の方式は、CPUを含む全てのモジュールを等優先
にする方式であって、全てのモジュールについてバス使
用要求に対するバス使用許可が必ず一定時間内であるこ
とを保障するものである。

この方式では、第１の方式のようにバス使用の時間待
ちが長いことによる不具合が解消され、またモジュール
増設時も優先順位を再検討する必要がない。ところが、
例えばバスが混んでいる状態においては、CPUのバス使
用も一定の時間待ちを有することになり、命令フェッチ
等が遅れてシステム全体の性能低下を招く可能性があ
る。

（発明が解決しようとする問題点）上記したように、優先順位方式ではモジュール増設時
に優先順位の再検討が必要となり、また、等優先方式で
はCPUにおける命令フェッチ等が遅れてシステム全体の
性能低下を招く欠点があった。

本発明は上記のような点に鑑みなされたもので、CPU
のバス使用要求に対するバス使用許可は即時に、またCP
Uを除く他のモジュールのバス使用要求に対するバス使
用許可は一定時間内で実行されることを保障して、シス
テムの性能、信頼性を向上させることのできるデータ処
理装置を提供することを目的とする。

［発明の構成］（問題点を解決するための手段）すなわち、本発明に係わるデータ処理装置は、バス
と、このバスに接続されたCPUと、上記バスに接続さ
れ、上記CPUに制御される複数のモジュールと、上記CPU
による上記バスの使用状態を示す信号を上記複数のモジ
ュールに共通に供給する手段と、上記複数のモジュール
による上記バスの使用状態を示す信号を上記CPUに供給
する手段と、上記複数のモジュールをディジーチェイン
接続し、上記CPUがバス使用状態にないとき、上記各モ
ジュールによる上記バスの使用要求を示す信号を所定の
順序で受け渡す手段とを具備したものである。

（作用）上記のようなデータ処理装置によれば、CPUのバス使
用要求に対するバス使用許可は即時に実行され、またCP
Uを除く他のモジュールのバス使用要求に対するバス使
用許可は一定時間内で実行される。

（実施例）以下、図面を参照して本発明の一実施例に係わるデー
タ処理装置を説明する。

第１図はその構成を示す図であり、CPU22が実装され
る実装スロットと、上記CPU22の制御下に置かれるモジ
ュールが実装される複数のスロットとを有してなるデー
タ処理装置において、システムバス21にはCPU22を始
め、複数のIO（入出力装置）23a、23b…およびメモリ
（図示せず）からなるモジュールが接続されている。こ
こで、第２図に示すように、スロット０にはCPU22が実
装され、スロット１以下スロットｍまでは複数のIO（入
出力装置）23a、23b…およびメモリ（図示せず）などの
モジュールがスロットを開けないように詰めて実装され
ている。

スロット１からスロットｍまでの端子ａは、IOのバス
使用要求信号BREQの出力端子である。スロット１〜スロ
ットｍにそれぞれ実装されたIO23a、IO23b…から出力さ
れるバス使用要求信号BREQは、スロット１の端子ｃを介
してスロット１に実装されたIO23aに入力される。この
スロット１の端子ｃに入力される信号のレベルが「Ｌ」
レベルのとき、いずれかのIOがバス使用要求状態にある
ことを示している。

スロット１からスロットｍまでの端子ｃは、バス使用
許可信号BAKの入力端子である。スロット１の端子ｃ
は、IO23a、IO23b…から出力されるバス使用要求信号BR
EQをバス使用許可信号BAKとして入力する。

スロット１からスロットｍまでの端子ｂは、バス使用
許可信号BAKの出力端子である。スロット１の端子ｂか
らは、下位方向に１つ隣りである（後ろである）スロッ
ト２の端子ｃに対してバス使用許可信号BAKが出力され
る。スロット２以降の各スロットにおいて、端子ｃは上
位方向に１つ隣りの（前の）スロットの端子ｂから出力
されるバス使用許可信号BAKを入力する。また、スロッ
ト２以降の各端子ｂからは、下位方向に１つ隣り（後
ろ）のスロットの端子ｃに対してバス使用許可信号BAK
が出力される。

尚、第２図に図示の各スロットにおいて、端子ｂから
出力されるバス使用許可信号は符号BAKOで示し、端子ｃ
から入力されるバス使用許可信号は符号BAKIで示してい
る。このバス使用許可信号BAKは、その信号のレベルが
「Ｌ」レベルのときにバスの使用を許可していることを
示している。例えば、スロット１の端子ｂから出力され
るバス使用許可信号BAKOが「Ｌ」レベルのときには、ス
ロット２に対してバスの使用を許可していることを意味
する。

このようにバス使用許可信号BAKが入出力されるよう
に接続することは、スロット１〜スロットｍに実装され
たIO23a〜IO23mがディジーチェイン接続されたことにな
る。これにより、各IOのバス使用要求を所定の順序（ス
ロットへの接続順序）で明け渡すことになる。

また、端子ｄは、IOのバス使用中信号IOBSY用の端子
である。即ち、スロット１〜スロットｍに実装された各
IOら出力されるバス使用中信号IOBSYがスロット０の端
子ｄに入力されるように接続されている。このバス使用
中信号IOBSYはその信号のレベルが「Ｌ」レベルのとき
に、IOがバスの使用状態であることを示す。

端子ｅは、CPU22のバス使用中信号CPUBSY用の端子で
ある。スロット０の端子ｅから出力されたバス使用中信
号CPUBSYは、スロット１〜スロットｍの各端子ｅに入力
される。このバス使用中信号CPUBSYは、その信号のレベ
ルが「Ｌ」レベルのときに、CPU22がバスを使用中であ
ることを示す。

次に、同実施例の動作を説明する。

まず、CPU22のバス使用手順を説明する。CPU22のバス
使用要求は、端子ｅに「Ｌ」レベルのバス使用中信号CP
UBSYを出力することにより開始される。

すなわち、CPU22は、端子ｄを監視して「Ｈ」レベル
のバス使用中信号IOBSY、つまりIO23a、IO23b…の各モ
ジュールのバス未使用状態を確認後、端子ｅに「Ｌ」レ
ベルのバス使用中信号CPUBSYを出力してバスの使用を開
始する。そして、バス使用終了後、CPU22は端子ｅのバ
ス使用中信号CPUBSYを「Ｈ」レベルと、する。これによ
り、IO23a、IO23b…に対するバス使用が可能となる。

次に、IO23a、IO23b…の各モジュールのバス使用手順
を説明する。IO23a、IO23b…の各モジュールのバス使用
要求は、各端子ａに「Ｌ」レベルのバス使用要求信号BR
EQを出力することにより開始される。

すなわち、端子ａへの「Ｌ」レベルのバス使用要求信
号BREQの出力は、端子ｃから入力するバス使用許可信号
BAKIが「Ｈ」レベルのとき出力可能である。ここで、端
子ｃから入力するバス使用許可信号BAKIが「Ｌ」レベル
である場合には、同信号BAKIが「Ｈ」レベルになるのを
待ってから端子ａに「Ｌ」レベルのバス使用要求信号BR
EQを出力する。

IO23a、23b…の各モジュールのうち、上記のようにし
て端子ａに「Ｌ」レベルのバス使用要求信号BREQを出力
したIO（モジュール）は、バス使用終了時まで同信号BR
EQを出力し続ける。一方、バス使用を要求していないIO
（モジュール）、つまり端子ａに「Ｌ」レベルのバス使
用要求信号BREQを出力していないIO（モジュール）は、
端子ｃから入力するバス使用許可信号BAKIが「Ｌ」レベ
ルのときに端子ｂから「Ｌ」レベルのバス使用許可信号
BAKOを出力して、下位スロットのIOにバス使用を許可す
る。

このとき、バス使用を要求しているIO（モジュール）
は、端子ｃから入力するバス使用許可信号BAKIが「Ｌ」
レベルで、上位スロットのIO（モジュール）がバスの使
用を許可していることを確認すると、端子ｅから入力す
るバス使用中信号CPUBSYを監視して、その信号レベルが
「Ｈ」であり、CPU22がバス未使用状態であることを確
認した後、端子ｄに「Ｌ」レベルのバス使用中信号IOBS
Yを出力してバスの使用を開始する。そして、バス使用
終了後、このIOは端子ａから出力するバス使用要求信号
BREQおよび端子ｄから出力する使用中信号IOBSYを
「Ｈ」レベルとしてバスを解放する。

このようなバス争奪方式を使用すると、CPU22は最大
でも現在バスを使用しているIO（モジュール）がバス使
用終了後に、バス使用可能となり最高の優先順位を持つ
ことになる。一方、IO23a、IO23b…の各モジュールは、
CPU22がバス使用状態にないとき、上記任意のモジュー
ルが選択的にバス使用要求を他のモジュールに送出し
て、等優先でバス争奪を行なうことになる。

したがって、CPU22の命令フェッチ等の遅れや、モジ
ュール増設時における優先順位の再検討がなくなり、ま
たIOの各モジュールも一定時間内でバス使用できるよう
になるため、システムの性能、信頼性が向上する。

［発明の効果］以上のように本発明によれば、CPUと、そのCPUに制御
される複数のモジュールがシステムバスに共通に接続さ
れたデータ処理装置において、上記CPUによるバス使用
状態を示す信号を上記複数のモジュールに共通に供給
し、上記複数のモジュールによるバス使用状態を示す信
号を上記CPUに供給し、上記複数のモジュールをディジ
ーチェイン接続し、上記CPUがバス使用状態にないと
き、上記各モジュールによるバス使用要求を示す信号を
所定の順序で受け渡すようにしたため、CPUのバス使用
要求に対するバス使用許可は即時に、またCPUを除く他
のモジュールのバス使用要求に対するバス使用許可は一
定時間内で実行され、システムの性能、信頼性が向上す
る。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる構成を示すブロック
図、第２図は同実施例における各スロット間でのバス争
奪関係の信号接続構成を示す図、第３図はデータ処理装
置の一構成例を示すブロック図である。 21……システムバス、22……CPU、23a,23b……IO、ａ〜
ｅ……端子。

Claims

(57)【特許請求の範囲】

【請求項１】バスと、このバスに接続されたCPUと、上記バスに接続され、上記CPUに制御される複数のモジ
ュールと、上記CPUによる上記バスの使用状態を示す信号を上記複
数のモジュールに共通に供給する手段と、上記複数のモジュールによる上記バスの使用状態を示す
信号を上記CPUに供給する手段と、上記複数のモジュールをディジーチェイン接続し、上記
CPUがバス使用状態にないとき、上記各モジュールによ
る上記バスの使用要求を示す信号を所定の順序で受け渡
す手段とを具備したことを特徴とするデータ処理装置。