JPS6126706B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は２台の計算機間の情報の転送を行う
計算機結合装置に関するものである。

第１図は計算機を用いた分散処理システムの一
例を示すブロツク結合図である。図において１は
一般に計算機室や事務所におかれ、主として情報
処理に用いられる計算機（この明細書では仮に第
１の計算機という）、３１，３２，３３，３４は
それぞれ制御用計算機（この明細書では仮に第２
の計算機という）であり現場の制御機器の側にお
かれ通常無人である。１１，２１，１２，２２，
１３，１４，２４はそれぞれ計算機結合装置であ
つて上記計算機１とそれぞれの上記制御用計算機
３１，３２，３３，３４間の情報の伝達を行う。

上記のように構成された分散処理システムにお
いて、例えば結合１と計算機３１の間でデータの
交換が行われる場合、データは計算機結合装置１
１，２１を介し転送される。この動作を第２図に
より説明する。第２図は第１図の分散処理システ
ムの１部の詳細を示すブロツク結合図である。図
において１１，２１は第１図の同一符号と同一部
分を示し、１０１は計算機１の主メモリ、１０２
は計算機１の補助メモリ、１０３は計算機１の
CPU、１１２は計算機結合装置１１の制御装
置、１０４は主メモリ１０１、補助メモリ１０
２、CUP１０３及び計算機結合装置１１を結ぶ
データバス、１０５はCPU１０３と制御装置１
１２を結ぶ信号ライン、３１１は計算機３１の主
メモリ、３１２は計算機３１のCPU、２１２は
計算機結合装置２１の制御装置、３１３は主メモ
リ３１１、CPU３１２及び計算機結合装置２１
を結ぶデータバス、３１４はCPU３１２と制御
装置２１２を結ぶ信号ライン、１１３は計算機結
合装置１１と２１との間のデータバス、１１４，
１１５は制御装置１１２と２１２との間の会話の
ための信号ライン、１０６は補助メモリ１０２に
収納されている主メモリ３１１用初期データ、１
０７は同様に補助メモリ１０２に収容されている
主メモリ３１１用エラーデータである。

上記のように構成された分散処理システムにお
いては、補助メモリ１０２の中にある各種プログ
ラムは、データバス１０４を通つて主メモリ１０
１にロードされ、CPU１０３によつて実行され
る。補助メモリ１０２の中には、計算機１で実行
されるプログラムのほかにも計算機３１，３２，
３３，３４のプログラムも、この計算機１で作成
する方が便利なので、主メモリ３１１用初期デー
タ１０６等が収納れている。計算機結合装置１１
及び２１は制御装置１１２及び２１２からの指示
により、主メモリ１０１と主メモリ３１１の間の
データ転送をCPU１０３及び３１２を介さずに
行う機能、すなわちDMA（ダイレクト・メモ
リ・アクセス）機能を持つている。すなわち制御
装置１１２及び２１２は、CPU１０３及び３１
２からの指示を解読し、相手の装置と各入出力要
求の信号ライン１１４，１１５を使つて会話した
のち、相手の準備が整えばDMA１１１に対し送
信又は受信の指示を送る。

従来の制御装置の構成を示すと第３図のように
なる。図において１０４，１０５，１１２，１１
５，２１２，３１３，３１４は上記第２図の同一
符号と同一又は相当部分を示すものである。５２
は主メモリのアドレスを示すアドレスレジスタ、
５３は転送データ量を記憶しているデータレジス
タ、５４は通常マイクロプロセツサ等で作られた
入出力制御器、６２は５２と同様なアドレスレ、
６３は５３と同様なデータレジスタ、６４は５４
と同様な入出力制御器である。

上記のように構成された分散処理システムにお
いて、計算機１から計算機３１にデータが送られ
る場合の計算機結合装置１１と２１の動作を説明
する。

CPU１０３から主メモリ１０１のある番地に
収納されたデータを送る場合、制御装置１１に対
してその番地を示す情報とデータ量を示す情報が
送られ、それぞれアドレスレジスタ５２及びデー
タレジスタ５３に収納される。

次に信号ライン１１４を通して制御装置２１２
に送信要求がつたえられる。CPU３１２のプロ
グラムによつて受信データの受取りのアドレスが
アドレスレジスタ６２に、そのデータ量がデータ
レジスタ６３に用意され、信号ライン１１５から
受信用意完了の通知がCPU１０３に返される。
これによつてDMA１１１からDMA２１１に対し
てデータバス１１３を通じてデータ転送が行われ
る。１データの転送が終了するごとにアドレスレ
ジスタ５２，６２の内容の数値が１ずつ増加し、
データレジスタ５３，６３の内容の数値が１ずつ
減少し、データレジスタ５３の内容の数値が０と
なつた点で全データの転送終了となる。

しかるに上記動作は常にプログラムが正常に動
作していることが条件であるが、制御用計算機は
無人であることが多く、このため制御用計算機の
中のソフトウエアに事故が発生した場合には、人
がそこまで行かないと通信が不能になるという欠
点があつた。

この発明は上記のような従来装置の欠点を除去
するためになされたもので、例えば制御用計算機
のプログラムが電源の瞬時停電等のため破壊され
ても計算機１から新なプログラムを送りそれによ
つて制御用計算機を動作させることができる計算
機結合装置を得ることを目的とするものである。

第４図はこの発明の一実施例を示すブロ結線図
で計算機結合装置の中の制御装置を示している。

尚この発明の装置においても第２図の構成は従
来装置と同様である。

第４図において第３図と同一符号は同一又は相
当部分を示し、５８は従来装置とは別に新しい機
能を持つ入出力制御装置、５９はCPU１０３を
起動する割込み信号ライン、６８は新しい機能を
持つ入出力制御器、６９はCPU３１３を起動す
る割込み信号ライン、７０及び７１はそれぞれ相
手の制御装置１１２及び２１２に直接データを書
き込むタイミングを与える信号ライン、７２は入
出力制御器５８及び６８間にデータを送る両方向
性のデータバスである。

上記のように構成された制御装置においては、
データバス７２で送られるデータの中には、その
データが相手先のアドレスレジスタに向けられる
ものか、データレジスタに向けられるものかの区
別示すデータも含まれている。また割込み信号ラ
イン５９又は６９から割込み信号がくると、
CPU１０３、又はCPU３１２は主メモリ１０１
又は３１１の定まつた番地から実行を開始する。

正常状態における装置の作動状況ははは第３図
に示す従来装置で説明したものと同様であるの
で、計算機３１のプログラムが電源の瞬時停電等
のため破壊された場合を説明する。

この場合停電時においては、補助メモリ１０２
の中には、主メモリ３１１の初期データ１０６が
あらかじめ保存されている。CPU１０３はこの
データを主メモリ１０１に持つてくる。

次にCPU１０３は信号ライン１０５を経て入
出力制御器５８に主メモリ１０１のデータアドレ
ス、送信先の主メモリ３１１のデータアドレス及
びデータ量を送る。入出力制御器５８は、これら
のデータアドレスをアドレスレジスタ５２に、デ
ータ量をデータレジスタ５３に収納し、主メモリ
３１１のデータアドレスとデータ量をデータバス
７２により入出力制御器６８に送る。この信号を
受けた入出力制御器６８は、CPU３１２に知ら
せることなく自己のアドレスレジスタ６２とデー
タレジスタ６３に収納する。そして信号ライン１
１５により受信の準備が完了したことを入出力制
御器５８に知らせ、これによりデータの転送が
CPU３１２に関係なく直接主メモリ３１１に対
して行われる。以上の動作によつて計算機３１の
正常なプログラムが補助メモリ１０２から主メモ
リ３１１へ送られる。上記の一連の動作が完了す
ると、入出力制御器６８は信号ライン６９より割
込み信号CPU３１２に送り、この信号により、
CPU３１２はあらかじめ定められたアドレスか
らプログラムの実行を開始する。

上記の動作により、瞬時停電等により主メモリ
３１１が破壊されても新たに送信できるので、人
間がいなくても計算機の再立上りができるため、
制御用計算機システムの保守を無人化できる。

又上記実施例では、プログラムを送る場合につ
いて説明したが、同様の考え方で主メモリ３１１
上のデータを直接CPU１０３から読取る方法も
実現できる。

この方法を使えば、複合計算機システムにおい
て、無人の制御用の計算機３１が何らかの事故で
停止した時に上位の情報処理用の計算機１から主
メモリ３１１上のデータを直接読み取ることによ
り、そのトラブルの解析が行えるという利点があ
る。

又通信用データ送信及び受信にこの発明を利用
すれば相手側CPUのプログラム実行の必要がな
いので、ソフトウエアも簡単になり、オーバヘツ
ドも少くて済むという利点もある。

この発明は以上説明したとおり、計算機間のデ
ータの送受信を相手局のCPUのプログラムによ
らず実行できる回路及び相手局のCPUに対して
割り込みを出せる回路を設けることにより相手局
の計算機のプログラムが破壊されている時にもデ
ータの転送を行うことができるという効果があ
る。

【図面の簡単な説明】

第１図は分散処理システムの一例を示すブロツ
ク結線図、第２図は分散処理システムの一部の詳
細を示すブロツク結線図、第３図は従来の制御装
置の一例を示すブロツク結線図、第４図はこの発
明の一実施例を示すブロツク結線図である。図に
おいて１は情報処理用の計算機、１１〜１４及び
２１〜２４はそれぞれ計算機結合装置、３１〜３
４はそれぞれ制御用の計算機、１０１は計算機１
の主メモリ、１０２は計算機１の補助メモリ、１
０３は計算機１のCPU、１１１，２１１はそれ
ぞれDMA、１１２，２１２はそれぞれ制御装
置、３１１は計算機３１の主メモリ、３１２は計
算機３１のCPU、５８，６８はそれぞれ入出力
制御器である。なお各図中同一符号は、同一また
は相等部分を示すものとする。

Claims (1)

1. 【特許請求の範囲】 １ 計算機間の情報の転送をつかさどる計算機結
   合装置において、 第１の計算機に対応して設けられる第１の計算
   機結合装置、 第２の計算機に対応して設けられる第２の計算
   機結合装置、 上記第１の計算機結合装置と上記第２の計算機
   結合装置間に設けられこの２つの結合装置間にお
   いて両方向にデータを伝送することが可能なデー
   タバス、 上記第１及び第２の計算機結合装置から、各相
   手方計算機結合装置に対する信号を伝送する各信
   号ライン、 上記第１及び第２の計算機結合装置からそれぞ
   れ対応する計算機へ割込みを行う割込み信号を伝
   送する各割込み信号ライン、 上記第１及び第２の計算機結合装置から、各相
   手方計算機結合装置に対し、当該相手方計算機結
   合装置に対応する計算機の主メモリへ上記データ
   バスによつて伝送されたデータを書き込むたのタ
   イミングを伝送する各タイミング信号線、 上記第１及び第２の計算機結合装置にそれぞれ
   設けられ各対応する主メモリ装置へ直接アクセス
   することができるダイレクト・メモリ・アクセス
   手段、 上記第１の計算機に属し、上記第２の計算機の
   プログラムを格納する補助メモリ、 上記第２の計算機の主メモリに上記第２の計算
   機が実行するプログラムを書き込むときは、上記
   補助メモリから上記第２の計算機のプログラムを
   上記第１の計算機の主メモリに移した後、上記第
   １の計算機結合装置から上記第２の計算機結合装
   置を経て上記第２の計算機の主メモリに書き込
   み、この書き込みが終了した時点において上記第
   ２の計算機結合装置から上記第２の計算機に割込
   み、書き込んだプログラムの実行を開始する手
   段、 を備えたことを特徴とする計算機結合装置。