JP2570753B2 - データ転送制御装置 - Google Patents
データ転送制御装置Info
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- JP2570753B2 JP2570753B2 JP62191169A JP19116987A JP2570753B2 JP 2570753 B2 JP2570753 B2 JP 2570753B2 JP 62191169 A JP62191169 A JP 62191169A JP 19116987 A JP19116987 A JP 19116987A JP 2570753 B2 JP2570753 B2 JP 2570753B2
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Description
【発明の詳細な説明】 技術分野 本発明はデータ転送制御装置に関し、特に複写バイト
をデータ転送単位とするデータ転送制御装置に関する。
をデータ転送単位とするデータ転送制御装置に関する。
従来技術 従来、データ転送制御方式においては、データ転送レ
ートを向上させるために入出力処理装置と周辺制御装置
との間を１度のプロトコルで複数バイトを転送するとい
う方式が採用されている。特に、この方式はバス構造の
システムにおいてバスの占有時間を少なくするためにも
有効である。
ートを向上させるために入出力処理装置と周辺制御装置
との間を１度のプロトコルで複数バイトを転送するとい
う方式が採用されている。特に、この方式はバス構造の
システムにおいてバスの占有時間を少なくするためにも
有効である。
このような従来のデータ転送制御方式では、１度のプ
ロトコルで複数バイトを転送するという方式が採用され
ているので、データのレコード長がデータ転送単位の整
数倍であることを必要とし、また、１つのレコードを複
数に分割して転送する場合にはこのレコードの分割単位
がデータ転送単位の整数倍であることを必要とするとい
う欠点がある。
ロトコルで複数バイトを転送するという方式が採用され
ているので、データのレコード長がデータ転送単位の整
数倍であることを必要とし、また、１つのレコードを複
数に分割して転送する場合にはこのレコードの分割単位
がデータ転送単位の整数倍であることを必要とするとい
う欠点がある。
さらに、たとえばデータ転送単位が16バイトであれ
ば、データのアドレスも16バイトのデータの境界となる
アドレスを開始アドレスまたは終了アドレスとしなけれ
ばならないなどの種々の制限が存在するという欠点があ
る。
ば、データのアドレスも16バイトのデータの境界となる
アドレスを開始アドレスまたは終了アドレスとしなけれ
ばならないなどの種々の制限が存在するという欠点があ
る。
発明の目的 本発明は上記のような従来のものの欠点を除去すべく
なされたもので、データ転送におけるデータがデータ転
送単位の整数倍とはならなくとも、データのレコード長
が可変長の入出力装置にも少ないオーバヘツドと柔軟な
制御とを可能とすることができるデータ転送制御装置の
提供を目的とする。
なされたもので、データ転送におけるデータがデータ転
送単位の整数倍とはならなくとも、データのレコード長
が可変長の入出力装置にも少ないオーバヘツドと柔軟な
制御とを可能とすることができるデータ転送制御装置の
提供を目的とする。
発明の構成 本発明によるデータ転送制御装置は、主記憶装置と、
前記主記憶装置に接続された入出力処理装置と、前記入
出力処理装置に接続された周辺制御装置と、前記周辺制
御装置に接続された入出力装置とを含み、前記入出力処
理装置及び前記周辺制御装置を介して前記主記憶装置と
前記入出力装置との間でデータ列をデータ転送単位毎に
転送するデータ転送制御装置であって、前記周辺制御装
置は、前記入出力装置との間で転送されるべき残余デー
タのデータ長を格納する第１のデータ長レジスタを有
し、前記入出力処理装置は、前記主記憶装置との間の転
送で使用されるべきアドレスを格納するアドレスレジス
タと、前記データ列の未転送部分の長さを格納する第２
のデータ長レジスタと、前記データ転送単位の転送が終
了する毎に前記アドレスレジスタ及び前記第２のデータ
長レジスタ各々の内容を前記データ転送単位で更新する
レジスタ更新手段と、前記データ列の転送が途中で中断
しかつこの後に再開した時に前記第１のデータ長レジス
タの内容と前記データ列の先頭アドレスと前記データ列
のデータ長とから転送を再開すべき再開アドレスを算出
する算出手段と、前記算出手段が算出した前記再開アド
レスを前記アドレスレジスタに格納しかつ前記第１のデ
ータ長レジスタの内容を前記第２のデータ長レジスタに
格納する転送再開手段とを有することを特徴とする。
前記主記憶装置に接続された入出力処理装置と、前記入
出力処理装置に接続された周辺制御装置と、前記周辺制
御装置に接続された入出力装置とを含み、前記入出力処
理装置及び前記周辺制御装置を介して前記主記憶装置と
前記入出力装置との間でデータ列をデータ転送単位毎に
転送するデータ転送制御装置であって、前記周辺制御装
置は、前記入出力装置との間で転送されるべき残余デー
タのデータ長を格納する第１のデータ長レジスタを有
し、前記入出力処理装置は、前記主記憶装置との間の転
送で使用されるべきアドレスを格納するアドレスレジス
タと、前記データ列の未転送部分の長さを格納する第２
のデータ長レジスタと、前記データ転送単位の転送が終
了する毎に前記アドレスレジスタ及び前記第２のデータ
長レジスタ各々の内容を前記データ転送単位で更新する
レジスタ更新手段と、前記データ列の転送が途中で中断
しかつこの後に再開した時に前記第１のデータ長レジス
タの内容と前記データ列の先頭アドレスと前記データ列
のデータ長とから転送を再開すべき再開アドレスを算出
する算出手段と、前記算出手段が算出した前記再開アド
レスを前記アドレスレジスタに格納しかつ前記第１のデ
ータ長レジスタの内容を前記第２のデータ長レジスタに
格納する転送再開手段とを有することを特徴とする。
実施例 次に、本発明の一実施例について図面を参照して説明
する。
する。
第１図は本発明の一実施例の構成を示すブロツク図で
ある。図において、本発明の一実施例によるデータ処理
システムは、主記憶装置１と、入出力処理装置２と、図
示せぬ各種入出力装置が接続された周辺制御装置３−ｉ
（ｉ＝1,2,……,n）とにより構成されている。
ある。図において、本発明の一実施例によるデータ処理
システムは、主記憶装置１と、入出力処理装置２と、図
示せぬ各種入出力装置が接続された周辺制御装置３−ｉ
（ｉ＝1,2,……,n）とにより構成されている。
主記憶装置１には図示せぬ中央処理装置からのデータ
転送制御情報（データアドレス、データ長、転送方向を
示すコマンドなど）11が格納されている。
転送制御情報（データアドレス、データ長、転送方向を
示すコマンドなど）11が格納されている。
入出力処理装置２はアドレスレジスタ21と、データ長
レジスタ22と、加算器23,24と、セレクタ25,26と、マイ
クロプロセツサ27と、演算回路28と、リクエスト制御回
路29と、I/Oバス制御回路30と、読出しデータレジスタ3
1と、書込みデータレジスタ32と、データバツフア33と
により構成されている。アドレスレジスタ21とデータ長
レジスタ22とは夫々その値が16バイト単位のデータ転送
に伴つて逐次更新されていく。
レジスタ22と、加算器23,24と、セレクタ25,26と、マイ
クロプロセツサ27と、演算回路28と、リクエスト制御回
路29と、I/Oバス制御回路30と、読出しデータレジスタ3
1と、書込みデータレジスタ32と、データバツフア33と
により構成されている。アドレスレジスタ21とデータ長
レジスタ22とは夫々その値が16バイト単位のデータ転送
に伴つて逐次更新されていく。
周辺制御装置３−１はI/Oバス制御回路３−1aと、マ
イクロプロセツサ３−1bと、データ長レジスタ３−1cと
により構成されている。また、他の周辺制御装置３−２
〜３−ｎも周辺制御装置３−１と同様の構成となつてい
る。
イクロプロセツサ３−1bと、データ長レジスタ３−1cと
により構成されている。また、他の周辺制御装置３−２
〜３−ｎも周辺制御装置３−１と同様の構成となつてい
る。
第２図は本発明の一実施例によるデータ転送時におけ
るメモリ空間のデータ配置を示す図である。
るメモリ空間のデータ配置を示す図である。
これら第１図と第２図とを用いて本発明の一実施例の
動作について説明する。
動作について説明する。
本例では主記憶装置の１の100H（Ｈは16進数を示し、
以下同様とする）番地から70Hバイトのデータ（第１の
レコードが28Hバイトで、第２のレコードが48Hバイトの
可変長のデータレコード）を周辺制御装置３−１を介し
て入出力装置（たとえば、デイスク装置など）に書込む
場合について説明する。
以下同様とする）番地から70Hバイトのデータ（第１の
レコードが28Hバイトで、第２のレコードが48Hバイトの
可変長のデータレコード）を周辺制御装置３−１を介し
て入出力装置（たとえば、デイスク装置など）に書込む
場合について説明する。
まず、入出力処理装置２は主記憶装置１に格納されて
いるデータ転送制御情報11を取出す。データ転送制御情
報はチャネルプログラムと呼ばれ、データの書込みや読
出しといった入出力動作を指示するコマンドと、主記憶
装置内に確保されたデータ領域の大きさをバイト単位で
示すカウント（データ長）、さらにデータ領域の開始位
置をバイト単位で示すアドレス（先頭アドレス）とを含
む。データ転送制御情報の格納アドレスは中央処理装置
が主記憶装置の所定のアドレスに書込み、入出力処理装
置が当該エリアを読出すことで、入出力処理装置は知る
ことができる。入出力処理装置は取出したコマンドがデ
ータ転送であることを認識すると、I/Oバス制御回路30
を起動してこのコマンドとデータ長とを周辺制御装置３
−１に送出する。このとき、入出力処理装置２は内部バ
ス104およびセレクタ25,26を介してアドレスレジスタ21
に100H番地をセットし、データ長レジスタ22にデータ長
70Hをセットする。
いるデータ転送制御情報11を取出す。データ転送制御情
報はチャネルプログラムと呼ばれ、データの書込みや読
出しといった入出力動作を指示するコマンドと、主記憶
装置内に確保されたデータ領域の大きさをバイト単位で
示すカウント（データ長）、さらにデータ領域の開始位
置をバイト単位で示すアドレス（先頭アドレス）とを含
む。データ転送制御情報の格納アドレスは中央処理装置
が主記憶装置の所定のアドレスに書込み、入出力処理装
置が当該エリアを読出すことで、入出力処理装置は知る
ことができる。入出力処理装置は取出したコマンドがデ
ータ転送であることを認識すると、I/Oバス制御回路30
を起動してこのコマンドとデータ長とを周辺制御装置３
−１に送出する。このとき、入出力処理装置２は内部バ
ス104およびセレクタ25,26を介してアドレスレジスタ21
に100H番地をセットし、データ長レジスタ22にデータ長
70Hをセットする。
入出力処理装置２は上述のようにデータ転送の準備が
整つた後に、周辺制御装置３−１からのデータ転送要求
を受付け可能とする。
整つた後に、周辺制御装置３−１からのデータ転送要求
を受付け可能とする。
周辺制御装置３−１は入出力処理装置２からI/Oバス1
05とI/Oバス制御回路３−1aとを介してコマンドおよび
データ長を受取ると、主記憶装置１からのデータの読出
しを入出力処理装置２に対して要求する。
05とI/Oバス制御回路３−1aとを介してコマンドおよび
データ長を受取ると、主記憶装置１からのデータの読出
しを入出力処理装置２に対して要求する。
入出力処理装置２はI/Oバス105とI/Oバス制御回路30
とを介して周辺制御装置３−１からのデータの読出し要
求を受取ると、リクエスト制御回路29とリクエスト線10
2とを介して主記憶装置１にデータの読出し要求を送出
する。それと同時に、アドレスレジスタ21に格納された
アドレスをアドレス線101を介して主記憶装置１に供給
し、主記憶装置１のアドレス100H番地から16バイト分の
データを読出す。主記憶装置１から読出されたデータは
データ線103と読出しデータレジスタ31とデータバツフ
ア33とを介して周辺制御装置３−１に送出される。
とを介して周辺制御装置３−１からのデータの読出し要
求を受取ると、リクエスト制御回路29とリクエスト線10
2とを介して主記憶装置１にデータの読出し要求を送出
する。それと同時に、アドレスレジスタ21に格納された
アドレスをアドレス線101を介して主記憶装置１に供給
し、主記憶装置１のアドレス100H番地から16バイト分の
データを読出す。主記憶装置１から読出されたデータは
データ線103と読出しデータレジスタ31とデータバツフ
ア33とを介して周辺制御装置３−１に送出される。
このとき、入出力処理装置２のアドレスレジスタ21の
値100H番地に加算器23により10H番地を加えて110H番地
とし、データ長レジスタ22の値70Hバイトから加算器24
により16バイト分（10Hバイト）を減じて60Hバイトとす
る。
値100H番地に加算器23により10H番地を加えて110H番地
とし、データ長レジスタ22の値70Hバイトから加算器24
により16バイト分（10Hバイト）を減じて60Hバイトとす
る。
周辺制御装置３−１は入出力処理装置２を介して送ら
れてきた最初の16バイトのデータを入出力装置の第１の
レコードに書込み、この書込みによつてデータ長レジス
タ３−1cの値70Hバイトから16バイト分（10Hバイト）を
減じて60Hバイトとするとともに、次の16バイトのデー
タの転送要求をI/Oバス105とI/Oバス制御回路３−1aと
を介して入出力制御装置２に出力する。
れてきた最初の16バイトのデータを入出力装置の第１の
レコードに書込み、この書込みによつてデータ長レジス
タ３−1cの値70Hバイトから16バイト分（10Hバイト）を
減じて60Hバイトとするとともに、次の16バイトのデー
タの転送要求をI/Oバス105とI/Oバス制御回路３−1aと
を介して入出力制御装置２に出力する。
このように上述の処理動作を繰返し行つて、３回目の
データ転送が完了した時点で、周辺制御装置３−１にお
いては第１のレコードの書込みが完了し、この書込みの
完了によりデータ長レジスタ３−1cの値は48Hバイトと
なる。このとき、入出力処理装置２のアドレスレジスタ
21の値は130H番地となり、データ長レジスタ22の内容は
40Hバイトとなつている。
データ転送が完了した時点で、周辺制御装置３−１にお
いては第１のレコードの書込みが完了し、この書込みの
完了によりデータ長レジスタ３−1cの値は48Hバイトと
なる。このとき、入出力処理装置２のアドレスレジスタ
21の値は130H番地となり、データ長レジスタ22の内容は
40Hバイトとなつている。
尚、周辺制御装置３−１に３回目に転送されてきたデ
ータのうち128H番地からの８バイト分は第２のレコード
への書込みデータであるが、第２のレコードのシークや
サーチなどに時間が掛かるような場合には、他の入出力
装置のサービスに移行することが一般に行われている。
とすれば、この８バイト分のデータは当面不要である
が、従来の周辺制御装置ではこの８バイト分のデータを
捨去ることができず、自装置内部にそのデータを保持し
ておく必要がある。しかしながら、本発明の一実施例に
よる周辺制御装置３−１においては、その８バイト分の
データを一旦捨去ることが可能となり、そのデータを保
持することなく直ちに他の入出力装置のサービスに移行
することができる。
ータのうち128H番地からの８バイト分は第２のレコード
への書込みデータであるが、第２のレコードのシークや
サーチなどに時間が掛かるような場合には、他の入出力
装置のサービスに移行することが一般に行われている。
とすれば、この８バイト分のデータは当面不要である
が、従来の周辺制御装置ではこの８バイト分のデータを
捨去ることができず、自装置内部にそのデータを保持し
ておく必要がある。しかしながら、本発明の一実施例に
よる周辺制御装置３−１においては、その８バイト分の
データを一旦捨去ることが可能となり、そのデータを保
持することなく直ちに他の入出力装置のサービスに移行
することができる。
次に、周辺制御装置３−１による第２のレコードへの
データの書込みを再開する場合について以下に説明す
る。
データの書込みを再開する場合について以下に説明す
る。
周辺制御装置３−１において第１のレコードへの書込
みが完了し、主記憶装置１からのデータ転送が中断した
時点でデータ長レジスタ３−1cの値、すなわち残余デー
タ長は48Hバイトとなつている。周辺制御装置３−１は
データ転送の再開を行う前に、データ長レジスタ３−1c
の残余データ長48Hバイトの情報を入出力処理装置２に
制御コードとともに送出する。
みが完了し、主記憶装置１からのデータ転送が中断した
時点でデータ長レジスタ３−1cの値、すなわち残余デー
タ長は48Hバイトとなつている。周辺制御装置３−１は
データ転送の再開を行う前に、データ長レジスタ３−1c
の残余データ長48Hバイトの情報を入出力処理装置２に
制御コードとともに送出する。
入出力処理装置２のI/Oバス制御回路30はこれら残余
データ長48Hバイトの情報と制御コードとを内部バス104
を介してマイクロプロセッサ27に送る。マイクロプロセ
ッサ27は演算回路28を用いてこの残余データ長48バイト
の情報と、主記憶装置１に格納されているデータ転送制
御情報11［データ領域の先頭を示すアドレス（すなわ
ち、データ先頭アドレス＝100H番地）及びデータのカウ
ント（すなわち、データ長＝70Hバイト）］とに基づい
て転送するデータの再開アドレスを次式により算出す
る。
データ長48Hバイトの情報と制御コードとを内部バス104
を介してマイクロプロセッサ27に送る。マイクロプロセ
ッサ27は演算回路28を用いてこの残余データ長48バイト
の情報と、主記憶装置１に格納されているデータ転送制
御情報11［データ領域の先頭を示すアドレス（すなわ
ち、データ先頭アドレス＝100H番地）及びデータのカウ
ント（すなわち、データ長＝70Hバイト）］とに基づい
て転送するデータの再開アドレスを次式により算出す
る。
再開アドレス＝データ先頭アドレス ＋（データ長−残余データ長） ＝100H＋（70H−48H） ＝128H 入出力処理装置２のアドレスレジスタ21とデータ長レ
ジスタ22とはこれら残余データ長48Hバイトと再開アド
レス128H番地とによりその値の再設定を行う。この再設
定が終了すると入出力処理装置２は主記憶装置１の再開
アドレス128H番地から16バイト分のデータを読出してデ
ータ転送を再開する。
ジスタ22とはこれら残余データ長48Hバイトと再開アド
レス128H番地とによりその値の再設定を行う。この再設
定が終了すると入出力処理装置２は主記憶装置１の再開
アドレス128H番地から16バイト分のデータを読出してデ
ータ転送を再開する。
データ転送の再開により周辺制御装置３−１は入出力
装置の第２レコードにこのデータを書込み、５回目のデ
ータ転送の完了により入出力装置の第２のレコードへの
データの書込みが完了する。１回目のデータ転送によつ
て16バイト分のデータが転送されてくるので、５回目の
データ転送のデータのうち８バイト分のデータは上述と
同様に不要となるので捨去ることとなる。
装置の第２レコードにこのデータを書込み、５回目のデ
ータ転送の完了により入出力装置の第２のレコードへの
データの書込みが完了する。１回目のデータ転送によつ
て16バイト分のデータが転送されてくるので、５回目の
データ転送のデータのうち８バイト分のデータは上述と
同様に不要となるので捨去ることとなる。
上述の処理動作においては入出力装置へのデータの書
込み処理について説明したが、入出力装置からのデータ
の読出し処理においても同様の手順で再開処理を行うこ
とができる。
込み処理について説明したが、入出力装置からのデータ
の読出し処理においても同様の手順で再開処理を行うこ
とができる。
このように、予め定められた16バイト単位毎のデータ
転送において、可変長の転送すべきデータの残余データ
長の管理を周辺制御装置３−ｉ制御においても行い、こ
の残余データ長に基づいて入出力処理装置２により再開
アドレスを算出し、この再開アドレスからデータ転送の
再開を行うようにすることによつて、データ転送の際の
転送単位（本例においては16バイト）にかかわらず、す
なわちデータ転送のデータがデータ転送単位の整数倍と
はならなくとも、可変長のデータの書込み読出し処理が
行われる入出力装置において少ないオーバヘツドと柔軟
な制御とを可能とすることができる。
転送において、可変長の転送すべきデータの残余データ
長の管理を周辺制御装置３−ｉ制御においても行い、こ
の残余データ長に基づいて入出力処理装置２により再開
アドレスを算出し、この再開アドレスからデータ転送の
再開を行うようにすることによつて、データ転送の際の
転送単位（本例においては16バイト）にかかわらず、す
なわちデータ転送のデータがデータ転送単位の整数倍と
はならなくとも、可変長のデータの書込み読出し処理が
行われる入出力装置において少ないオーバヘツドと柔軟
な制御とを可能とすることができる。
発明の効果 以上説明したように本発明によれば、複数の周辺制御
装置夫々で転送されるべきデータのデータ長と自装置に
おいて処理されたデータのデータ長とから算出された残
余データ長に基づいて転送されるべきデータの再開アド
レスを算出し、これら残余データ長と前記再開アドレス
とに基づいて周辺制御装置と主記憶装置との間に所定バ
イト単位毎のデータ転送を再開するようにすることによ
つて、データ転送におけるデータがデータ転送単位の整
数倍とはならなくとも、データのレコード長が可変長の
入出力装置にも少ないオーバヘツドと柔軟な制御とを可
能とすることができるという効果がある。
装置夫々で転送されるべきデータのデータ長と自装置に
おいて処理されたデータのデータ長とから算出された残
余データ長に基づいて転送されるべきデータの再開アド
レスを算出し、これら残余データ長と前記再開アドレス
とに基づいて周辺制御装置と主記憶装置との間に所定バ
イト単位毎のデータ転送を再開するようにすることによ
つて、データ転送におけるデータがデータ転送単位の整
数倍とはならなくとも、データのレコード長が可変長の
入出力装置にも少ないオーバヘツドと柔軟な制御とを可
能とすることができるという効果がある。
第１図は本発明の一実施例の構成を示すブロツク図、第
２図は本発明の一実施例によるデータ転送時におけるメ
モリ空間のデータ配置を示す図である。 主要部分の符号の説明 １……主記憶装置 ２……入出力処理装置 ３−１〜３−ｎ……周辺制御装置 21……アドレスレジスタ 22,3−1c……データ長レジスタ 28……演算回路
２図は本発明の一実施例によるデータ転送時におけるメ
モリ空間のデータ配置を示す図である。 主要部分の符号の説明 １……主記憶装置 ２……入出力処理装置 ３−１〜３−ｎ……周辺制御装置 21……アドレスレジスタ 22,3−1c……データ長レジスタ 28……演算回路
Claims (1)
- 【請求項１】主記憶装置と、前記主記憶装置に接続され
た入出力処理装置と、前記入出力処理装置に接続された
周辺制御装置と、前記周辺制御装置に接続された入出力
装置とを含み、前記入出力処理装置及び前記周辺制御装
置を介して前記主記憶装置と前記入出力装置との間でデ
ータ列をデータ転送単位毎に転送するデータ転送制御装
置であって、 前記周辺制御装置は、 前記入出力装置との間で転送されるべき残余データのデ
ータ長を格納する第１のデータ長レジスタを有し、 前記入出力処理装置は、 前記主記憶装置との間の転送で使用されるべきアドレス
を格納するアドレスレジスタと、 前記データ列の未転送部分の長さを格納する第２のデー
タ長レジスタと、 前記データ転送単位の転送が終了する毎に前記アドレス
レジスタ及び前記第２のデータ長レジスタ各々の内容を
前記データ転送単位で更新するレジスタ更新手段と、 前記データ列の転送が途中で中断しかつこの後に再開し
た時に前記第１のデータ長レジスタの内容と前記データ
列の先頭アドレスと前記データ列のデータ長とから転送
を再開すべき再開アドレスを算出する算出手段と、 前記算出手段が算出した前記再開アドレスを前記アドレ
スレジスタに格納しかつ前記第１のデータ長レジスタの
内容を前記第２のデータ長レジスタに格納する転送再開
手段とを有することを特徴とするデータ転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62191169A JP2570753B2 (ja) | 1987-07-30 | 1987-07-30 | データ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62191169A JP2570753B2 (ja) | 1987-07-30 | 1987-07-30 | データ転送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6433656A JPS6433656A (en) | 1989-02-03 |
| JP2570753B2 true JP2570753B2 (ja) | 1997-01-16 |
Family
ID=16270046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62191169A Expired - Lifetime JP2570753B2 (ja) | 1987-07-30 | 1987-07-30 | データ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570753B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01120648A (ja) * | 1987-11-04 | 1989-05-12 | Casio Comput Co Ltd | 可変長データ転送装置 |
| JP2011056052A (ja) | 2009-09-10 | 2011-03-24 | Olympus Terumo Biomaterials Corp | 骨補填材 |
| JP7121452B2 (ja) * | 2018-10-24 | 2022-08-18 | 株式会社藤商事 | 遊技機 |
| JP7121453B2 (ja) * | 2018-10-24 | 2022-08-18 | 株式会社藤商事 | 遊技機 |
| JP7214433B2 (ja) * | 2018-10-24 | 2023-01-30 | 株式会社藤商事 | 遊技機 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56155464A (en) * | 1980-05-02 | 1981-12-01 | Mitsubishi Electric Corp | Computer connector |
| JPS59212938A (ja) * | 1983-05-18 | 1984-12-01 | Nec Corp | Ｄｍａコントロ−ラ |
-
1987
- 1987-07-30 JP JP62191169A patent/JP2570753B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6433656A (en) | 1989-02-03 |
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