JPS59212938A - Ｄｍａコントロ−ラ - Google Patents
Ｄｍａコントロ−ラInfo
- Publication number
- JPS59212938A JPS59212938A JP8731383A JP8731383A JPS59212938A JP S59212938 A JPS59212938 A JP S59212938A JP 8731383 A JP8731383 A JP 8731383A JP 8731383 A JP8731383 A JP 8731383A JP S59212938 A JPS59212938 A JP S59212938A
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- JP
- Japan
- Prior art keywords
- data
- address
- bus
- range
- transfer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、ＤＭＡコントローラ、特に、ＤＭＡ転送の制
御を行なうためのアドレス生成およびレンジカウント機
能を含むＤＭＡコントローラに関する。
御を行なうためのアドレス生成およびレンジカウント機
能を含むＤＭＡコントローラに関する。
従来のＤＭＡコントローラは、記憶装置との間で授受さ
れるデータの数を示すデータ数をバスサイクルごとに前
記データのデータ幅に等しい数ずつ発生するデータクロ
ツタの供給ごとにカウントダウンして保持するバスレン
ジカウンタと、前記データのデータ位置を示すアドレス
を前記データクロックの供給ごとにカウントアツプして
保持するアドレスレジスタとを含んで構成される。
れるデータの数を示すデータ数をバスサイクルごとに前
記データのデータ幅に等しい数ずつ発生するデータクロ
ツタの供給ごとにカウントダウンして保持するバスレン
ジカウンタと、前記データのデータ位置を示すアドレス
を前記データクロックの供給ごとにカウントアツプして
保持するアドレスレジスタとを含んで構成される。
本発明はＤＭＡ転送を行う制御装置に関するもので特に
アドレス生成及びレンジカウントに関するものである。
アドレス生成及びレンジカウントに関するものである。
すなわち、従来のＤＭＡコントローラは、アドレス生成
およびレンジカウントを行なうロジックとしてＬＳＩと
して市販されているものがある。
およびレンジカウントを行なうロジックとしてＬＳＩと
して市販されているものがある。
これらのものはデータクロックを１同人れるたびにアド
レスが＋１されレンジが−１されるものである。
レスが＋１されレンジが−１されるものである。
しかし、最近では高速処理を行なう必要性から通信バス
のデータ幅を広げる傾向にあり１回のバスサイクルで数
バイトのデータ転送を行なう必要がある。
のデータ幅を広げる傾向にあり１回のバスサイクルで数
バイトのデータ転送を行なう必要がある。
このため、バスサイクルごとにデータ幅に等しい数のデ
ータクロックが供給されるが、前述のＬＳＩのようなロ
ジックでは１回のバスサイクルで転送されるデータの数
すなわちデータ幅に等しい数だけデータクロックを入れ
てやらなければならず、データ幅が広くバスサイクルが
高速な場合このようなデータクロツタを計数する回路は
高速の素子を特徴とする 特に、このようなデータクロツタの生成回路も含めてＤ
ＭＡコントロール用のＬＳＩを設計する場合ＬＳＩ素子
の速度の制限およびＬＳＩ製造プロセスの変化による素
子の速度のバラツキ等によりこのような論理のＤＭＡコ
ントローラＬＳＩは非常にむずかしくなる。
ータクロックが供給されるが、前述のＬＳＩのようなロ
ジックでは１回のバスサイクルで転送されるデータの数
すなわちデータ幅に等しい数だけデータクロックを入れ
てやらなければならず、データ幅が広くバスサイクルが
高速な場合このようなデータクロツタを計数する回路は
高速の素子を特徴とする 特に、このようなデータクロツタの生成回路も含めてＤ
ＭＡコントロール用のＬＳＩを設計する場合ＬＳＩ素子
の速度の制限およびＬＳＩ製造プロセスの変化による素
子の速度のバラツキ等によりこのような論理のＤＭＡコ
ントローラＬＳＩは非常にむずかしくなる。
すなわち、従来のＤＭＡコントローラは高速の素子を使
用しなければならないという欠点があった。
用しなければならないという欠点があった。
本発明の目的は低速の素子を使用できるＤＭＡコントロ
ーラを提供することにある。
ーラを提供することにある。
すなわ７ち、本発明の目的は、ＤＭＡ転送を行な子の必
要なしにＬＳＩ化を行ない易くでき、従来の１回のデー
タクロックの入力で＋１あるいは−１のカウントを行な
う回路では、データ幅が数バイトの場合転送するバイト
数の変化に合わせてクロック数をコントロールしなけれ
ばならず高速の素子が必要であったのに対し、本発明で
は演算器を使用しデータ幅に等しいバイト数だけ一度に
カウントを行なうので高速の素子を必要とせず低速の素
子を使用できるＤＭＡコントローラを提供することにあ
る。
要なしにＬＳＩ化を行ない易くでき、従来の１回のデー
タクロックの入力で＋１あるいは−１のカウントを行な
う回路では、データ幅が数バイトの場合転送するバイト
数の変化に合わせてクロック数をコントロールしなけれ
ばならず高速の素子が必要であったのに対し、本発明で
は演算器を使用しデータ幅に等しいバイト数だけ一度に
カウントを行なうので高速の素子を必要とせず低速の素
子を使用できるＤＭＡコントローラを提供することにあ
る。
本発明のＤＭＡコントローラは、記憶装置との間で授受
されるデータの数を示すデータ数をバスサイクルごとに
発生するバスクロツタが供給されるごとに更新して保持
するバスレンジレジスタと。
されるデータの数を示すデータ数をバスサイクルごとに
発生するバスクロツタが供給されるごとに更新して保持
するバスレンジレジスタと。
前記データのデータ位置を示すアドレスを前記バスクロ
ツタの供給ごとに更新して保持するアドレスレジスタと
、前記データ数から前記データのデータ幅を減算して前
記バスレンジレジスタを更新するためのデータ数を算出
し前記アドレスに前記データ幅を加算して前記アドレス
レジスタを更新するためのアドレスを算出する演算器と
を含んで構成される。
ツタの供給ごとに更新して保持するアドレスレジスタと
、前記データ数から前記データのデータ幅を減算して前
記バスレンジレジスタを更新するためのデータ数を算出
し前記アドレスに前記データ幅を加算して前記アドレス
レジスタを更新するためのアドレスを算出する演算器と
を含んで構成される。
すなわち、本発明のＤＭＡコントローラは、記憶装置と
通信バスを介してＤＭＡによるデータ転送を行なう制御
装置であって、ＤＭＡの１回のバスサイクルに対して記
憶装置に送るアドレスを保持する第１の論理回路と、記
憶装置から受は取ったり送出したりするためのデータ数
を保持する第２の論理回路と、前記データ数および前記
アドレスにより前記１回のバスサイクルに対して生成さ
れるアドレスの加算数および１回のバスサイクルに対し
て生成されるレンジ値の減算数の算出を行なう第３の論
理回路とを含んで構成される。
通信バスを介してＤＭＡによるデータ転送を行なう制御
装置であって、ＤＭＡの１回のバスサイクルに対して記
憶装置に送るアドレスを保持する第１の論理回路と、記
憶装置から受は取ったり送出したりするためのデータ数
を保持する第２の論理回路と、前記データ数および前記
アドレスにより前記１回のバスサイクルに対して生成さ
れるアドレスの加算数および１回のバスサイクルに対し
て生成されるレンジ値の減算数の算出を行なう第３の論
理回路とを含んで構成される。
すなわち、本発明のＤＭＡコントローラは、記憶装置と
通信バスを介してＤＭＡによるデータ転送を行なう制御
装置に使用されるＤＭＡのアドレスの生成および転送デ
ータ数のカウントを行なうＤＭＡコントローラでバスサ
イクルに対応した１回のクロックにより数バイトのデー
タ幅に対応したアドレスの生成および転送データ数のカ
ウントを行なうにあたり、アドレスを保持するアドレス
レジスタとデータ数を保持するバスレンジレジスタとデ
ータ幅および転送開始のアドレス値および転送終了時の
レンジ値により前記アドレスレジスタおよびバスレンジ
レジスタに保持されている値の更新を行なう演算器と、
前記演算器の演算結果より通信バス上の有効データ位置
を決定するエンコーダとを含んで構成される。
通信バスを介してＤＭＡによるデータ転送を行なう制御
装置に使用されるＤＭＡのアドレスの生成および転送デ
ータ数のカウントを行なうＤＭＡコントローラでバスサ
イクルに対応した１回のクロックにより数バイトのデー
タ幅に対応したアドレスの生成および転送データ数のカ
ウントを行なうにあたり、アドレスを保持するアドレス
レジスタとデータ数を保持するバスレンジレジスタとデ
ータ幅および転送開始のアドレス値および転送終了時の
レンジ値により前記アドレスレジスタおよびバスレンジ
レジスタに保持されている値の更新を行なう演算器と、
前記演算器の演算結果より通信バス上の有効データ位置
を決定するエンコーダとを含んで構成される。
次に、本発明の実施例について、図面を参照して詳細に
説明する。
説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図に示すＤＭＡコントローラは、バスレンジレジス
タ１と、デバイスレンジカウンタ２と。
タ１と、デバイスレンジカウンタ２と。
アドレスレジスタ３と、アドレスバッファ４と、エンコ
ーダ５と、演算器６と、パリティジェネレータ７とを含
んでいる。
ーダ５と、演算器６と、パリティジェネレータ７とを含
んでいる。
バスレンジレジスタ１は通信バスから入力したり１通信
バスに出力するデータ数を保持する。デバイスレンジカ
ウンタ２はデバイスに出力したり、デバイスから入力す
るデータ数をカウントする。
バスに出力するデータ数を保持する。デバイスレンジカ
ウンタ２はデバイスに出力したり、デバイスから入力す
るデータ数をカウントする。
アドレスレジスタ３は通信バスに出力する記憶装置のデ
ータ位置を示すアドレスを保持する。アドレスバッファ
４はアドレスレジスタ３からのアドレスの一時記憶を行
なう。エンコーダ５は通信バスに出力したり、通信バス
から入力するデータのうち有効なバイトの位置を表示す
る。演算器６は１回のバスサイクルに対応した１個のパ
スクロック１３の入力で外部から指定されたデータ幅１
５だけのアドレスレジスタ３の加算およびノくスレンジ
レジスタｌの減算を行なう。また、これはデータ転送開
始時および終了時に必要なバイト転送時の加算および減
算も行なう（バイト転送につ（１）では後述）。パリテ
ィジェネレータ７はアドレスノくッファ４から出力する
アドレスについてのノ々リティビットを生成する。
ータ位置を示すアドレスを保持する。アドレスバッファ
４はアドレスレジスタ３からのアドレスの一時記憶を行
なう。エンコーダ５は通信バスに出力したり、通信バス
から入力するデータのうち有効なバイトの位置を表示す
る。演算器６は１回のバスサイクルに対応した１個のパ
スクロック１３の入力で外部から指定されたデータ幅１
５だけのアドレスレジスタ３の加算およびノくスレンジ
レジスタｌの減算を行なう。また、これはデータ転送開
始時および終了時に必要なバイト転送時の加算および減
算も行なう（バイト転送につ（１）では後述）。パリテ
ィジェネレータ７はアドレスノくッファ４から出力する
アドレスについてのノ々リティビットを生成する。
次に、第１図に示す実施例の動作および効果について、
説明する。
説明する。
データ転送の開始時におけるアドレス、デノくイスレン
ジ値、バスレンジ値はアドレスレンジ入力１０として入
力され、バスクロック１３およびデバイスクロック１４
−て・・シフト入力されてそれぞれアドレスレジスタ３
．デバイスレンジレジスタ２゜バスレンジレジスタ１に
設定される。また、転送されるデータのデータ幅１５が
外部から供給される。
ジ値、バスレンジ値はアドレスレンジ入力１０として入
力され、バスクロック１３およびデバイスクロック１４
−て・・シフト入力されてそれぞれアドレスレジスタ３
．デバイスレンジレジスタ２゜バスレンジレジスタ１に
設定される。また、転送されるデータのデータ幅１５が
外部から供給される。
次に、データ転送が開始されると、７マスクロ・ンク１
３が供給されるごとに演算器６でデータ幅１５で示され
るバイト数分だけのアドレスレジスタ３のアドレスの加
算およびバスレンジレジスタ１に保持されているデータ
数の減算が行われる。
３が供給されるごとに演算器６でデータ幅１５で示され
るバイト数分だけのアドレスレジスタ３のアドレスの加
算およびバスレンジレジスタ１に保持されているデータ
数の減算が行われる。
このときデータ転送開始時の１バスサイクルとデータ転
送終了の１バスサイクルのみはバイト転送を考慮して特
別な演算が行われる。つまりデータ転送開始時は外部よ
り設定されたアドレス（バイトアドレス）の値により第
２図（ａ）で示すデータ数の加算および減算を行なう。
送終了の１バスサイクルのみはバイト転送を考慮して特
別な演算が行われる。つまりデータ転送開始時は外部よ
り設定されたアドレス（バイトアドレス）の値により第
２図（ａ）で示すデータ数の加算および減算を行なう。
またデータ転送終了時は残りのレンジ値により第２図（
ｂ）で示すデータ数の加算および減算を行なう。この様
子を第２図（ａ）、 （ｂ）に図解する。このようにデ
ータ幅より少ないデータ数の転送を行なうことをバイト
転送と呼ぶ。
ｂ）で示すデータ数の加算および減算を行なう。この様
子を第２図（ａ）、 （ｂ）に図解する。このようにデ
ータ幅より少ないデータ数の転送を行なうことをバイト
転送と呼ぶ。
このようにして、演算されたアドレスはアドレスバッフ
ァ４を通してアドレス出力１１として外部に出力される
。また演算されたレンジ値が０”になったときに転送終
了指示出力１９が出力される。
ァ４を通してアドレス出力１１として外部に出力される
。また演算されたレンジ値が０”になったときに転送終
了指示出力１９が出力される。
デバイスレンジカウンタ２はデバイスとの間で授受する
データのデータ数をデバイスクロック１４が供給される
ごとにカウントダウンする。これは通信バスとの間のデ
ータ転送とデバイスとの間のデータ転送とがそれぞれ非
同期に行われるために用意されているもので、レンジ値
がＯ”になったときに、デバイスとの間の転送終了指示
出力１８が出力される。
データのデータ数をデバイスクロック１４が供給される
ごとにカウントダウンする。これは通信バスとの間のデ
ータ転送とデバイスとの間のデータ転送とがそれぞれ非
同期に行われるために用意されているもので、レンジ値
がＯ”になったときに、デバイスとの間の転送終了指示
出力１８が出力される。
パリティジェネレータ７はアドレス出力１１のパリティ
を生成しパリティ出力１７を出力する。
を生成しパリティ出力１７を出力する。
エンコーダ５は第２図（ａ）、 （ｂｌに示すように有
効なバイト位置を生成し有効データ位置表示出力１２と
して出力する。また有効データ位置人力１６は有効なバ
イト位置を外部からも指定できるようにするための入力
で、これはデータ転送の途中で有効なデータ位置を変更
するためにエンコーダ５内で生成された有効なデータ位
置の表示出力と論理和されて出力される。
効なバイト位置を生成し有効データ位置表示出力１２と
して出力する。また有効データ位置人力１６は有効なバ
イト位置を外部からも指定できるようにするための入力
で、これはデータ転送の途中で有効なデータ位置を変更
するためにエンコーダ５内で生成された有効なデータ位
置の表示出力と論理和されて出力される。
以上のような構成をとることにより、パスクロック１３
が供給されるごとに、データ幅１５だけのアドレスおよ
びレンジ値の更新を一度に行なうことができる。つまり
、データクロックをデータ幅の数だけ入力するような回
路と比較して低速の素子でこのような回路を作ることが
できるのでＬＳＩ化する場合に非常に有利である。
が供給されるごとに、データ幅１５だけのアドレスおよ
びレンジ値の更新を一度に行なうことができる。つまり
、データクロックをデータ幅の数だけ入力するような回
路と比較して低速の素子でこのような回路を作ることが
できるのでＬＳＩ化する場合に非常に有利である。
また、データ幅の変更も外部からデータ幅１５として入
力することにより演算器の定数を変えるだけで簡単に対
応できＬＳＩ化した場合の種々のＤＭＡコントローラへ
の共用化が行ない易い。
力することにより演算器の定数を変えるだけで簡単に対
応できＬＳＩ化した場合の種々のＤＭＡコントローラへ
の共用化が行ない易い。
本発明のＤＭＡコントローラは、演算器を追加すること
により、バスレンジレジスタおよびアドレスレジスタを
バスサイクルごとに、複数回の計数動作を行なわせる代
りに、１回の更新動作を行なわせるだけでよいため、複
数回の動作を行なわせずにすむので、低速の素子を使用
することができるという効果がある、 すなわち、本発明のＤＭＡコントローラは、ＤＭＡコン
トロールのためのアドレスの生成およびレンジ計算を低
速の素子で行なうことができデータ幅の広い場合に有利
であり、特に、ＬＳＩ化する場合には低速の素子が使え
有利であるという効果がある。
により、バスレンジレジスタおよびアドレスレジスタを
バスサイクルごとに、複数回の計数動作を行なわせる代
りに、１回の更新動作を行なわせるだけでよいため、複
数回の動作を行なわせずにすむので、低速の素子を使用
することができるという効果がある、 すなわち、本発明のＤＭＡコントローラは、ＤＭＡコン
トロールのためのアドレスの生成およびレンジ計算を低
速の素子で行なうことができデータ幅の広い場合に有利
であり、特に、ＬＳＩ化する場合には低速の素子が使え
有利であるという効果がある。
第１図は本発明の一実施例を示すプロ・ツク図。
第２図ｔａ）、 ｌｂ）は第１図に示す実施例の動作を
説明するための動作説明図である。 １・・・・・・バスレンジレジスタ、２・・・・・・デ
バイスレンジカウンタ、３・・・・・・アドレスレジス
タ、４・・・・・・アドレスバッファ、５・−・・・・
エンコーダ、６・・・・・・演算器、７・・・・・・パ
リティジェネレータ、１０・・・・・・アドレスレンジ
入力、１１・・・・・・アドレス出力、１２・・・・・
・有効データ位置表示出力、１３・・・・・・バスクロ
ツタ、１４・・・・・・デバイスクロック、１５・・・
・・・データ幅、１６・・・・・・有効データ位置入力
、１７・・・・・・パリティ出力、１８・・・・・・デ
バイス転送長、了指示出力、１９・・・・・・バス転送
終了指示出力。
説明するための動作説明図である。 １・・・・・・バスレンジレジスタ、２・・・・・・デ
バイスレンジカウンタ、３・・・・・・アドレスレジス
タ、４・・・・・・アドレスバッファ、５・−・・・・
エンコーダ、６・・・・・・演算器、７・・・・・・パ
リティジェネレータ、１０・・・・・・アドレスレンジ
入力、１１・・・・・・アドレス出力、１２・・・・・
・有効データ位置表示出力、１３・・・・・・バスクロ
ツタ、１４・・・・・・デバイスクロック、１５・・・
・・・データ幅、１６・・・・・・有効データ位置入力
、１７・・・・・・パリティ出力、１８・・・・・・デ
バイス転送長、了指示出力、１９・・・・・・バス転送
終了指示出力。
Claims (1)
- 記憶装置との間で授受されるデータの数を示すデータ数
をバスサイクルごとに発生するバスクロックが供給され
るごとに更新して保持するバスレンジレジスタと、前記
データのデータ位置を示すアドレスを前記バスクロツタ
の供給ごとに更新して保持するアドレスレジスタと、前
記データ数から前記データのデータ幅を減算して前記バ
スレンジレジスタを更新するためのデータ数を算出し前
記アドレスに前記データ幅を加算して前記アドレスレジ
スタを更新するためのアドレスをｘ出する演算器とを含
むことを特徴とするＤＭＡコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8731383A JPS59212938A (ja) | 1983-05-18 | 1983-05-18 | Ｄｍａコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8731383A JPS59212938A (ja) | 1983-05-18 | 1983-05-18 | Ｄｍａコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59212938A true JPS59212938A (ja) | 1984-12-01 |
Family
ID=13911347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8731383A Pending JPS59212938A (ja) | 1983-05-18 | 1983-05-18 | Ｄｍａコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59212938A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198144A (ja) * | 1987-02-13 | 1988-08-16 | Fujitsu Ltd | マルチポ−トメモリにおけるダイレクトメモリアクセス制御方式 |
| JPS63262745A (ja) * | 1987-04-20 | 1988-10-31 | Yokogawa Electric Corp | アドレス生成回路 |
| JPS63288352A (ja) * | 1987-05-20 | 1988-11-25 | Yokogawa Electric Corp | Ｄｍａ制御装置 |
| JPS6433656A (en) * | 1987-07-30 | 1989-02-03 | Nec Corp | Control system for transfer of data |
| JPS6476356A (en) * | 1987-09-18 | 1989-03-22 | Fujitsu Ltd | Dma transfer system |
| JPH01201760A (ja) * | 1988-02-08 | 1989-08-14 | Fujitsu Ltd | Ｄｍａ制御装置 |
| JPH01201759A (ja) * | 1988-02-08 | 1989-08-14 | Fujitsu Ltd | Ｄｍａ制御装置 |
-
1983
- 1983-05-18 JP JP8731383A patent/JPS59212938A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198144A (ja) * | 1987-02-13 | 1988-08-16 | Fujitsu Ltd | マルチポ−トメモリにおけるダイレクトメモリアクセス制御方式 |
| JPS63262745A (ja) * | 1987-04-20 | 1988-10-31 | Yokogawa Electric Corp | アドレス生成回路 |
| JPS63288352A (ja) * | 1987-05-20 | 1988-11-25 | Yokogawa Electric Corp | Ｄｍａ制御装置 |
| JPS6433656A (en) * | 1987-07-30 | 1989-02-03 | Nec Corp | Control system for transfer of data |
| JPS6476356A (en) * | 1987-09-18 | 1989-03-22 | Fujitsu Ltd | Dma transfer system |
| JPH01201760A (ja) * | 1988-02-08 | 1989-08-14 | Fujitsu Ltd | Ｄｍａ制御装置 |
| JPH01201759A (ja) * | 1988-02-08 | 1989-08-14 | Fujitsu Ltd | Ｄｍａ制御装置 |
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