JPH04199255A - マルチプロセッサシステムのタイマ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 マルチプロセッサシステムのタイマ制御方式に関し、 各ＣＰＵ共通のＴＯＤカウンタと、コンパレータ及びタ
イマ・コンペア・レジスタＴＣＲを１つのＬＳＩから分
離し、一方のＬＳＩにはＴＯＤカウンタを内蔵し、他方
のＬＳＩにはＴＣＲ／コンパレータを内蔵り、、この間
のタイマ制御を改善することによりＬＳＩ構造の簡素化
と小型化を図ることを目的とし、 マルチプロセッサシステムにおけるタイマ制御方式にお
いて、計時機能を有し各ＣＰＵで共有する１つのクロッ
クカウンタＴＯＤを有するＬＳＩと、各ＣＰＵに固有の
割込み時刻を設定するタイマ・コンペア・レジスタＴＣ
Ｒ及び該クロックカウンタＴＯＤと該レジスタＴＣＲを
比較するコンパレータＣＯＭを有するＬＳＩとを備え、
該クロツクカウンタＴＯＤの出力を４ビットづつのブロ
ックにして該コンパレータに送出し、該レジスタＴＣＲ
の出力と４ビット毎の比較を行い、タイマ割込みを発生
するように構成する。

〔産業上の利用分野〕

本発明はマルチプロセッサシステムのタイマ制御方式に
関し、特にＬＳＩ構造の簡素化と小型化を目的としたタ
イマ割込みの発生に関する。

〔従来の技術と発明が解決しようとする課題〕第４図は
従来の構成図である０図示のように、マルチプロセッサ
構成のシステムでは、計時機能を有し各ＣＰＵ０〜ｎで
共有する１つのＴＯＤ（ｔｉｍｅ　ｏｆ　ｄａｙ）クロ
ックカウンタと、各ＣＰＵ毎に割込み時刻を設定するタ
イマ・コンペア・レジスタＴＣＲ及びＴＯＤの時刻とＴ
ＣＲの時刻を比較するコンパレータＣＯＭを有する。こ
のような構成により各ＣＰＵが個別にタイマ割込み時刻
を設定し、タイマサービスを行うことができる。そして
、従来はこれらの構成要素を一体的に１チツプのＬ　３
．１化している。

具体的構成として、１つのＬＳＩに、例えば、６４ビッ
ト長のクロックカウンタＴＯＤを１つと、４つのＣＰＵ
のための６０ビット長のタイ、マ・コンベア、レジスタ
ＴＣＲと、Ｔ’、ＯＤとＴＣＲを比較し割込みを発生さ
せるためのコンパレータＣＯＭを備える必要がある。

ところが、このように各プロセッサ毎に、割込み時刻設
定用のレジスタと、タイマコンパレータ□を備えなけれ
ばならないため、ハード量が大きくなってしまい、１チ
ツプのＬＳＩ化するのが非常に困難である。

そこで、本発明の目的は、各ＣＰＵ共通のＴＯＤ部分と
、コンパレータＣＯＭ及びタイマ・コンペア・レジスタ
ＴＣＲを１つのＬＳＩから分離し、一方のＬＳＩ−１は
クロックカウンタＴＯ’Ｄを内蔵し、他方のし〒Ｉ−２
はＴＣＲ／コンパレータを内蔵するようにする。そして
、この間のタイマ制御を改善することによりＬＳＩ構造
の簡素化と小型化を図ることにある。

〔課題を解決するための手段〕

第１図は本発明の基本構成図である。図示のように、マ
ルチプロセッサシステムにおけるタイマ制御方式におい
て、計時機能を有し各ＣＰＵで共有する１つのクーロツ
クカウンタＴＯＤを有するＬＳＩと、各ＣＰＵに固有の
割込み時刻を設定するタイマ・コンペア・レジスタＴＣ
Ｒ及び該クロックカウンタＴＯＤと該レジスタＴＣＲを
比較するコンパレータＣＯＭを有するＬＳＩとを備え、
該クロックカウンタＴＯＤの出力を４ビットづつのブロ
ックにして該コンパレータに送出し、該レジスタＴＣＨ
の出力と４ビット毎の比較を行い、タイマ割込みを発生
するようにしたことを特徴とする。

そして、該コンパレータは該クロックカウンタＴＯＤの
出力から該レジスタＴＣＲの出力を減算する減算回路と
、該減算回路の出力と同期シフト制御の制御を行う割込
み制御回路を備える。

〔作用〕

クロックカウンタＴＯＤを内蔵するＬＳＩ−１と、ＴＣ
Ｒ／コンパレータを内蔵するＬＳＪ−２を接続するため
には、タイマ制御を工夫する必要がある０本発明では、
後述するようにクロックカウンタＴＯＤの内容を４ビッ
トづつブロックにして他のＬＳＩのコンパレータＣＯＭ
に送出する。

〔実施例］ 第２図は本発明のＴＯＤ及びその周辺回路図である。本
図の回路は一方のＬＳＩ−１に設けられる。第２図にお
いて、１はＴＯＤレジスタ、１−１はＴＯＤの下位４ビ
ットをカウントするカウンタ、２はＴＯＤ更新のための
中間バッファ、３はＴＯＤをカウントアツプするための
インクリメンタ、４はＣＰＵボード間の同期をとるため
の同期／シフトの制御回路である。クロックカウンタＴ
ＯＤのＬＳＩは以上の回路により構成される。

第３図は本発明のＴＣＲとコンパレータの回路図である
。本図の回路は他方のＬＳＩ−２に設けられる６第３図
において、５は割込み時刻設定用のレジスタＴＣＲ１６
はＴＯＤとＴＣＲを比較するための減算回路、７はＣＰ
Ｕに対して割込みを発生させる割込み制御回路である。

これらの回路は各ＣＰＵの割込み制御用レジスタに置か
れ、１つのＬＳＩに構成される。第３図回路は１つのＣ
Ｐ　Ｕに付帯する部分についてであるが、構成要素５〜
７は同−ＬＳＩ内にＣＰＵの個数分だけ設けられる。

第２図において、信号ａは１μｓ周期のタイマクロック
信号、ｂはＬＳＩ間のタイマデータバス、ＣはＬＳＩ間
のタイマ制御信号、ｄ、ｅはＴＯＤ調整用の信号である
が、本発明とは直接は関係ない。ｆはシステムバスであ
る。

第２．３図の動作を図面に沿って説明する。基本的には
、ＴＯＤは１μｓ毎にカウント・アップされる。ＴＣＲ
は１６μｓの精度を持つので、１６μｓ毎にＴＯＤと比
較する。本発明はこれを利用して、ＴＯＤとタイマコン
パレータ間を４ビットのデータバスで転送しく４ビット
Ｘ１６回）、４ビットコンパレータにより１６回に分け
て比較する。これによって、ＬＳＩ間のデータバス幅と
コンパレータのハード量を削減することができる。

さらに、ＴＯＤの更新も４ビット毎に行うことにより、
ＴＯＤ側のハード量も削減することができる。

具体的には、ＴＯＤカウンタ１−１は１μｓ周期のタイ
マクロツタでカウントアツプされ、１６μｓ毎にＴＯＤ
レジスタ１に更新信号を出力する。

中間バッファ２は４ビットＸ１６のシフトレジスタであ
る。中間バッファ２の内容は１μｓ毎に４ビットづつシ
フトされ、インクリメンタ３に送出される。

インクリメントされたデータは、中間バッファ２の上位
側にシフトインされ、同時に各ＣＰＵのコンパレータに
送出される。

インクリメンタ３から送られたデータは、第３図に示す
４ビット減算回路６に送出され、４ビットづつ割込み時
刻設定用レジスタＴＣＲ５に設定されたデータと減算処
理により比較される。そして、比較結果は割込み制御回
路７に送出され、ＴＯＤの値がＴＣＲの値と等しいか大
きい場合に割込みを発生させる。

実際にＴＯＤから送られてくるデータは、現在の時刻＋
１μｓの値である。ＴＯＤ≧ＴＣＲの条件で割込みを上
げることになるが、 ＮＴＯＤ＝ＴＯＤ＋１ とすると、 ＮＴＯＤ＞ＴＣＲの条件で、割込みを発生させればよい
ことになる。

そこで、本発明ではＴＣＲ−ＮＴＯＤの減算を行い、こ
の演算結果のボローアウト（Ｂ−ＯＵＴ）を割込み信号
に用いる。つまり、 ＴＣＲ−ＮＴＯＤ＜０により、 ＮＴＯＤ＞ＴＣＲとなる。

この６４ビットの減算は１μｓ毎に４ビットづつ行われ
るので、１６μｓで完了する。

〔発明の効果） 以上説明したように、本発明によれば、各ＣＰＵ共通の
７００部分と、コンパレータＣＯＭ及びタイマ・コンペ
ア・レジスタＴＣＲを１つのＬＳＩから分離し、一方の
ＬＳＩ−１はクロックカウンタＴＯＤを内蔵し、他方の
ＬＳＩ−２はＴＣＲ／コンパレータを内蔵するようにす
る。そして、この間のタイマ制御を改善することにより
ＬＳＩ構造の簡素化と小型化を図ることができる。

【図面の簡単な説明】

第１図は本発明の基本構成図、 第２図は本発明のＴＯＤとその周辺回路図、第３図は本
発明のＴＣＲとコンパレータの回路図、及び 第４図は従来の構成図である。 （符号の説明） １・・・ＴＯＤレジスタ、 ２・・・中間バッファ、 ３・・・インクリメンタ、 ４・・・制御回路、 ５・・・ＴＣＲレジスタ、 ６・・・減算回路、 ７・・・割込み制御回路、 ＣＯＭ・・・コンパレータ、

Claims (1)

1. 【特許請求の範囲】 １、マルチプロセッサシステムにおけるタイマ制御方式
   において、 計時機能を有し各ＣＰＵで共有する１つのクロックカウ
   ンタＴＯＤを有するＬＳＩと、 各ＣＰＵに固有の割込み時刻を設定するタイマ・コンペ
   ア・レジスタＴＣＲ及び該クロックカウンタＴＯＤと該
   レジスタＴＣＲを比較するコンパレータＣＯＭを有する
   ＬＳＩとを備え、 該クロックカウンタＴＯＤの出力を４ビットづつのブロ
   ックにして該コンパレータに送出し、該レジスタＴＣＲ
   の出力と４ビット毎の比較を行い、タイマ割込みを発生
   するようにしたことを特徴とするマルチプロセッサシス
   テムのタイマ制御方式。 ２、該コンパレータは該クロックカウンタＴＯＤの出力
   から該レジスタＴＣＲの出力を減算する減算回路と、該
   減算回路の出力と同期シフト制御の制御を行う割込み制
   御回路を具備する請求項１に記載のタイマ制御方式。