JPH07303100A - 信号同期制御回路 - Google Patents
信号同期制御回路Info
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- JPH07303100A JPH07303100A JP6095994A JP9599494A JPH07303100A JP H07303100 A JPH07303100 A JP H07303100A JP 6095994 A JP6095994 A JP 6095994A JP 9599494 A JP9599494 A JP 9599494A JP H07303100 A JPH07303100 A JP H07303100A
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- Japan
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- timing
- circuit
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- reference timing
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Abstract
(57)【要約】
【目的】基準周期Ｔの外部入力の基準タイミングＴm と
自局基準タイミングＴs との位相差ΔＴを位相差計測カ
ウンタ１で計測し、位相差領域判定コンパレータ２Ａ
と、制御幅決定・カウンタ設定値変換手段３ＡにてΔＴ
に応じた制御幅Δｔで周期Ｔを補正した周期Ｔ＋Δｔに
対応するカウンタ設定値３１を変換出力させ、自局基準
タイミング生成カウンタ４から補正周期の自局基準タイ
ミングＴs を生成させ、タイミングＴs をＴm に徐々に
同期させる回路で、必要時、同期合わせ時間を減らす。 【構成】必要時、同期判定コンパレータ２Ｂ，スイッチ
８からなる高速位相制御回路７を機能選択信号５で有効
とすると、コンパレータ２Ｂは誤差±０の信号を手段３
Ａに入力すると共に、位相差ΔＴ大のとき、スイッチ８
をａ側に切換える。するとカウンタ４はタイミングＴm
にてΔｔ＝０のカウンタ設定値３１を設定され、タイミ
ングＴs は１回でＴm に同期する。
自局基準タイミングＴs との位相差ΔＴを位相差計測カ
ウンタ１で計測し、位相差領域判定コンパレータ２Ａ
と、制御幅決定・カウンタ設定値変換手段３ＡにてΔＴ
に応じた制御幅Δｔで周期Ｔを補正した周期Ｔ＋Δｔに
対応するカウンタ設定値３１を変換出力させ、自局基準
タイミング生成カウンタ４から補正周期の自局基準タイ
ミングＴs を生成させ、タイミングＴs をＴm に徐々に
同期させる回路で、必要時、同期合わせ時間を減らす。 【構成】必要時、同期判定コンパレータ２Ｂ，スイッチ
８からなる高速位相制御回路７を機能選択信号５で有効
とすると、コンパレータ２Ｂは誤差±０の信号を手段３
Ａに入力すると共に、位相差ΔＴ大のとき、スイッチ８
をａ側に切換える。するとカウンタ４はタイミングＴm
にてΔｔ＝０のカウンタ設定値３１を設定され、タイミ
ングＴs は１回でＴm に同期する。
Description
【０００１】
【産業上の利用分野】本発明はネットワーク、或いは伝
送路を用いて、ある１つの局がその他の局に一定周期で
フレームを送ることで基準タイミングを通知し、その他
の局がその基準タイミングを受け取り、自局の基準タイ
ミングをその受け取った基準タイミングに同期させ、こ
の自局基準タイミングを用いて計測，表示，各種機器の
制御等の動作を行うようなシステムにおける、前記その
他の局が自局基準タイミングの同期合わせを行うための
信号同期制御回路に関する。
送路を用いて、ある１つの局がその他の局に一定周期で
フレームを送ることで基準タイミングを通知し、その他
の局がその基準タイミングを受け取り、自局の基準タイ
ミングをその受け取った基準タイミングに同期させ、こ
の自局基準タイミングを用いて計測，表示，各種機器の
制御等の動作を行うようなシステムにおける、前記その
他の局が自局基準タイミングの同期合わせを行うための
信号同期制御回路に関する。
【０００２】なお、以下各図において同一の符号は同一
もしくは相当部分を示す。
もしくは相当部分を示す。
【０００３】
【従来の技術】この種の技術としては本出願人の先願に
なる特願平５−２２６７６３号がある。次にこの技術の
内容を簡単に説明する。図３はこの先願の信号同期制御
回路の構成例を示す。同図においてＴm は外部から入力
され、基準周期Ｔを持つ基準タイミング、Ｔs は自局内
部の基準クロックＣＬＫより生成している自局基準タイ
ミングである。
なる特願平５−２２６７６３号がある。次にこの技術の
内容を簡単に説明する。図３はこの先願の信号同期制御
回路の構成例を示す。同図においてＴm は外部から入力
され、基準周期Ｔを持つ基準タイミング、Ｔs は自局内
部の基準クロックＣＬＫより生成している自局基準タイ
ミングである。
【０００４】また、１は基準タイミングＴm の入力ごと
にクリアされたのち、基準クロックＣＬＫを計数し、自
局基準タイミングＴs の入力ごとにその時点の計数値と
してのタイミング誤差（位相差データともいう）ΔＴを
ラッチして出力する位相差計測カウンタである。２は位
相差データΔＴが所定の複数の誤差領域の何れに入るか
を示す誤差領域信号２１を出力する位相差領域判定コン
パレータで、スタンダードロジックからなる。
にクリアされたのち、基準クロックＣＬＫを計数し、自
局基準タイミングＴs の入力ごとにその時点の計数値と
してのタイミング誤差（位相差データともいう）ΔＴを
ラッチして出力する位相差計測カウンタである。２は位
相差データΔＴが所定の複数の誤差領域の何れに入るか
を示す誤差領域信号２１を出力する位相差領域判定コン
パレータで、スタンダードロジックからなる。
【０００５】３は誤差領域信号２１を入力し、当該の誤
差領域ごとに予め定めた制御幅Δｔで基準周期Ｔを補正
した補正周期Ｔ＋Δｔに相当する計数値をカウンタ設定
値３１として出力する制御幅決定・カウンタ設定値変換
手段で、スタンダードロジックからなる。４は自局基準
タイミングＴs ごとにカウンタ設定値３１を設定された
のち、自局内部の基準クロックＣＬＫを計数し、この計
数値がカウンタ設定値３１に達するとオーバーフロー
し、このオーバフロー時に１クロック分の自局基準タイ
ミングのパルスＴs を発生するカウンタとしての自局基
準タイミング生成カウンタである。
差領域ごとに予め定めた制御幅Δｔで基準周期Ｔを補正
した補正周期Ｔ＋Δｔに相当する計数値をカウンタ設定
値３１として出力する制御幅決定・カウンタ設定値変換
手段で、スタンダードロジックからなる。４は自局基準
タイミングＴs ごとにカウンタ設定値３１を設定された
のち、自局内部の基準クロックＣＬＫを計数し、この計
数値がカウンタ設定値３１に達するとオーバーフロー
し、このオーバフロー時に１クロック分の自局基準タイ
ミングのパルスＴs を発生するカウンタとしての自局基
準タイミング生成カウンタである。
【０００６】この図３の回路は外部より取り込んだ一定
周期（基準周期）Ｔの基準タイミング信号Ｔm と、自局
内部の基準クロックＣＬＫより生成している基準タイミ
ングＴm にほぼ同じ周期（周波数）の自局基準タイミン
グＴs を、ＰＬＬを使って同期させる。即ち、１の位相
差計測カウンタにより基準タイミングＴm と自局基準タ
イミングＴs のずれを計測する。そして、そのずれとし
ての位相差データΔＴを次の位相差領域判定コンパレー
タ２に入力する。コンパレータ２は、ずれデータΔＴ
を、進み方向２段階，誤差±０，遅れ方向２段階に分け
る。そのデータとしての誤差領域信号２１を制御幅決定
・カウンタ設定値変換手段３へ入力し、ここで、実際の
カウンタ設定値３１としての（基準周期Ｔ±位相制御幅
Δｔ）に変換する。そして、カウンタ設定値３１を自局
基準タイミング生成カウンタ４に設定する。このカウン
タ４は、設定された値３１に従った周期の自局基準タイ
ミングＴs を生成する。このタイミングＴs は位相差計
測カウンタ１にフィードバックされて、再び基準タイミ
ングＴm との位相ずれが計測され、位相誤差ΔＴに応じ
たカウンタ設定値３１が自局基準タイミング生成カウン
タ４にロードされる。この動作が繰り返されて徐々に周
期が合ってくる。なお、位相差領域判定コンパレータ２
で位相誤差を進み方向と遅れ方向とで夫々２段階に分け
ているのは、位相誤差が大きいときは粗い調整幅で、ま
た位相誤差が小さいときには微調整幅で、夫々位相を合
わせるようにしているからである。
周期（基準周期）Ｔの基準タイミング信号Ｔm と、自局
内部の基準クロックＣＬＫより生成している基準タイミ
ングＴm にほぼ同じ周期（周波数）の自局基準タイミン
グＴs を、ＰＬＬを使って同期させる。即ち、１の位相
差計測カウンタにより基準タイミングＴm と自局基準タ
イミングＴs のずれを計測する。そして、そのずれとし
ての位相差データΔＴを次の位相差領域判定コンパレー
タ２に入力する。コンパレータ２は、ずれデータΔＴ
を、進み方向２段階，誤差±０，遅れ方向２段階に分け
る。そのデータとしての誤差領域信号２１を制御幅決定
・カウンタ設定値変換手段３へ入力し、ここで、実際の
カウンタ設定値３１としての（基準周期Ｔ±位相制御幅
Δｔ）に変換する。そして、カウンタ設定値３１を自局
基準タイミング生成カウンタ４に設定する。このカウン
タ４は、設定された値３１に従った周期の自局基準タイ
ミングＴs を生成する。このタイミングＴs は位相差計
測カウンタ１にフィードバックされて、再び基準タイミ
ングＴm との位相ずれが計測され、位相誤差ΔＴに応じ
たカウンタ設定値３１が自局基準タイミング生成カウン
タ４にロードされる。この動作が繰り返されて徐々に周
期が合ってくる。なお、位相差領域判定コンパレータ２
で位相誤差を進み方向と遅れ方向とで夫々２段階に分け
ているのは、位相誤差が大きいときは粗い調整幅で、ま
た位相誤差が小さいときには微調整幅で、夫々位相を合
わせるようにしているからである。
【０００７】図４はこのように２段階で同期制御（位相
合わせ）を行う場合の、基準タイミングＴm と自局基準
タイミングＴs のタイムチャートの例を示す。同図にお
いて、Ｔは基準タイミングＴm の周期としての基準周
期、Δｔ1 は粗調整幅、Δｔ2は微調整幅である。同図
においては、時点τ0 からτ1 までは基準タイミングＴ
m に対する自局基準タイミングＴs のタイミング誤差
（位相差）ΔＴが遅れ方向で大きく、自局基準タイミン
グＴs は基準周期Ｔより粗調整幅Δｔ1 の制御幅だけ短
かい周期で発生される。これにより位相差ΔＴは徐々に
小さくなり、時点τ 1 では制御幅が微調整幅Δｔ2 に切
替えられる。そして時点τ2 において同期状態（位相差
０）となり、以後は制御幅は０となり、自局基準タイミ
ングＴs の出力周期は基準周期Ｔとなる。
合わせ）を行う場合の、基準タイミングＴm と自局基準
タイミングＴs のタイムチャートの例を示す。同図にお
いて、Ｔは基準タイミングＴm の周期としての基準周
期、Δｔ1 は粗調整幅、Δｔ2は微調整幅である。同図
においては、時点τ0 からτ1 までは基準タイミングＴ
m に対する自局基準タイミングＴs のタイミング誤差
（位相差）ΔＴが遅れ方向で大きく、自局基準タイミン
グＴs は基準周期Ｔより粗調整幅Δｔ1 の制御幅だけ短
かい周期で発生される。これにより位相差ΔＴは徐々に
小さくなり、時点τ 1 では制御幅が微調整幅Δｔ2 に切
替えられる。そして時点τ2 において同期状態（位相差
０）となり、以後は制御幅は０となり、自局基準タイミ
ングＴs の出力周期は基準周期Ｔとなる。
【０００８】なお図３において、位相差計測カウンタ１
の位相誤差計測から自局基準タイミング生成カウンタ４
のカウンタロードまでの動作は、自局基準タイミングＴ
s の１パルス幅期間内に実行される。つまりＴs の立ち
上がりで計測し、Ｔs の立ち下がりでカウンタ４へロー
ドする。
の位相誤差計測から自局基準タイミング生成カウンタ４
のカウンタロードまでの動作は、自局基準タイミングＴ
s の１パルス幅期間内に実行される。つまりＴs の立ち
上がりで計測し、Ｔs の立ち下がりでカウンタ４へロー
ドする。
【０００９】
【発明が解決しようとする課題】上述した同期合わせ方
式は比較的小さい調整幅で複数回行うことで、同期を合
わせると言う方式なので、基準タイミングＴm と自局基
準タイミングＴs の誤差ΔＴが小さい場合にはあまり問
題にならないが、誤差が大きいときには同期が合うまで
の時間（図４，ＬＴ）が長くなってしまい、時間のロス
が大きいという問題がある。
式は比較的小さい調整幅で複数回行うことで、同期を合
わせると言う方式なので、基準タイミングＴm と自局基
準タイミングＴs の誤差ΔＴが小さい場合にはあまり問
題にならないが、誤差が大きいときには同期が合うまで
の時間（図４，ＬＴ）が長くなってしまい、時間のロス
が大きいという問題がある。
【００１０】そこで本発明は、この問題を解消できる信
号同期制御回路を提供することを課題とする。
号同期制御回路を提供することを課題とする。
【００１１】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の信号同期制御回路は、基準周期（Ｔ）
を持つ基準タイミング（Ｔm ）に自局基準タイミング
（Ｔs ）を同期させる信号同期制御回路であって、基準
タイミングの入力ごとにクリアされたのち基準クロック
（ＣＬＫなど）を計数し、自局基準タイミングの入力ご
とにその時点の計数値としてのタイミング誤差（位相差
データΔＴなど）をラッチして出力する第１のカウンタ
（位相差計測カウンタ１など）、前記基準周期を補正し
た補正周期（Ｔ＋Δｔ）に相当する計数値（カウンタ設
定値３１など）を前記自局基準タイミングに設定され
て、前記基準クロックを計数し、この設定された計数値
の計数満了時間を周期として前記自局基準タイミングを
出力する第２のカウンタ（自局基準タイミング生成カウ
ンタ４など）を備えた信号同期制御回路において、機能
選択信号（５など）により有効化／無効化の切換えが行
われるロジック回路であって、有効化されたとき、前記
タイミング誤差が所定の複数の誤差領域の何れに入るか
を示す誤差領域信号（２１など）を出力する第１のロジ
ック回路（位相差領域判定コンパレータ２Ａなど）と、
前記誤差領域信号を入力し、当該の誤差領域ごとに予め
定めた制御幅で前記基準周期を補正したデータを、前記
補正周期に相当する計数値として出力する第２のロジッ
ク回路（制御幅決定・カウンタ設定値変換手段３Ａな
ど）と、前記機能選択信号により有効化／無効化の切換
えが行われる回路であって、前記第１のロジック回路が
無効化されたとき有効化されて、（同期判定コンパレー
タ２Ｂなどを介し）第１のロジック回路に代わり前記第
２のロジック回路に前記タイミング誤差が０であること
を示す誤差領域信号を与えると共に、前記タイミング誤
差が所定値を越えるとき、（スイッチ８などを介し）前
記第２のカウンタへの前記計数値の設定のタイミングを
前記基準タイミングに切換える高速位相制御回路（７な
ど）とを備えたものとする。
めに、請求項１の信号同期制御回路は、基準周期（Ｔ）
を持つ基準タイミング（Ｔm ）に自局基準タイミング
（Ｔs ）を同期させる信号同期制御回路であって、基準
タイミングの入力ごとにクリアされたのち基準クロック
（ＣＬＫなど）を計数し、自局基準タイミングの入力ご
とにその時点の計数値としてのタイミング誤差（位相差
データΔＴなど）をラッチして出力する第１のカウンタ
（位相差計測カウンタ１など）、前記基準周期を補正し
た補正周期（Ｔ＋Δｔ）に相当する計数値（カウンタ設
定値３１など）を前記自局基準タイミングに設定され
て、前記基準クロックを計数し、この設定された計数値
の計数満了時間を周期として前記自局基準タイミングを
出力する第２のカウンタ（自局基準タイミング生成カウ
ンタ４など）を備えた信号同期制御回路において、機能
選択信号（５など）により有効化／無効化の切換えが行
われるロジック回路であって、有効化されたとき、前記
タイミング誤差が所定の複数の誤差領域の何れに入るか
を示す誤差領域信号（２１など）を出力する第１のロジ
ック回路（位相差領域判定コンパレータ２Ａなど）と、
前記誤差領域信号を入力し、当該の誤差領域ごとに予め
定めた制御幅で前記基準周期を補正したデータを、前記
補正周期に相当する計数値として出力する第２のロジッ
ク回路（制御幅決定・カウンタ設定値変換手段３Ａな
ど）と、前記機能選択信号により有効化／無効化の切換
えが行われる回路であって、前記第１のロジック回路が
無効化されたとき有効化されて、（同期判定コンパレー
タ２Ｂなどを介し）第１のロジック回路に代わり前記第
２のロジック回路に前記タイミング誤差が０であること
を示す誤差領域信号を与えると共に、前記タイミング誤
差が所定値を越えるとき、（スイッチ８などを介し）前
記第２のカウンタへの前記計数値の設定のタイミングを
前記基準タイミングに切換える高速位相制御回路（７な
ど）とを備えたものとする。
【００１２】また、請求項２の信号同期制御回路では、
請求項１に記載の信号同期制御回路において、前記高速
位相制御回路は、前記タイミング誤差が前記所定値を越
えぬときは、前記第２のカウンタへの前記計数値の設定
のタイミングを前記自局基準タイミングに戻すものであ
るようにする。
請求項１に記載の信号同期制御回路において、前記高速
位相制御回路は、前記タイミング誤差が前記所定値を越
えぬときは、前記第２のカウンタへの前記計数値の設定
のタイミングを前記自局基準タイミングに戻すものであ
るようにする。
【００１３】
【作用】電力用制御・保護装置のアナログ入力のサンプ
リングタイミングやファームウェアの割込処理等に使う
ときのように、自局基準タイミングＴs の変動が大きい
と不具合がある場合は、従来の比較的ゆっくりと徐々に
同期を合わせる方式を使い、それ以外のとき（例えばイ
ニシャル時とか、ネットワーク確立後しばらくして新た
な局が加入して同期を合わせるとき、等）には同期合わ
せ回路を切換え、１回の位相制御によって自局基準タイ
ミングＴs の基準タイミングＴm への同期を合わせる。
つまり、従来の回路に新たに１回の同期制御で高速に同
期を合わせる回路を設け、２つの同期合わせ回路を自由
に切換えて使えるようにする。
リングタイミングやファームウェアの割込処理等に使う
ときのように、自局基準タイミングＴs の変動が大きい
と不具合がある場合は、従来の比較的ゆっくりと徐々に
同期を合わせる方式を使い、それ以外のとき（例えばイ
ニシャル時とか、ネットワーク確立後しばらくして新た
な局が加入して同期を合わせるとき、等）には同期合わ
せ回路を切換え、１回の位相制御によって自局基準タイ
ミングＴs の基準タイミングＴm への同期を合わせる。
つまり、従来の回路に新たに１回の同期制御で高速に同
期を合わせる回路を設け、２つの同期合わせ回路を自由
に切換えて使えるようにする。
【００１４】
【実施例】図１は本発明の実施例としての信号同期制御
回路の構成を示す。同図においては図３に対し、同期判
定コンパレータ２Ｂおよびスイッチ８からなる高速位相
制御回路７、並びに機能選択信号５およびＮＯＴ回路６
からなる機能選択回路が追加され、かつ位相差領域判定
コンパレータが２Ａに、制御幅決定・カウンタ設定値変
換手段が３Ａに置換っている。ここで、新たな位相差領
域判定コンパレータ２Ａは従来の同コンパレータ２と同
様の機能を持つが、但しその機能は機能選択信号５の入
力の“Ｈ”，“Ｌ”に応じて夫々有効，無効に切換えら
れる。また、制御幅決定・カウンタ設定値変換手段３Ａ
は、前段の有効な位相差領域判定コンパレータ２Ａ又は
同期判定コンパレータ２Ｂの出力に応じたカウンタ設定
値３１を出力する。
回路の構成を示す。同図においては図３に対し、同期判
定コンパレータ２Ｂおよびスイッチ８からなる高速位相
制御回路７、並びに機能選択信号５およびＮＯＴ回路６
からなる機能選択回路が追加され、かつ位相差領域判定
コンパレータが２Ａに、制御幅決定・カウンタ設定値変
換手段が３Ａに置換っている。ここで、新たな位相差領
域判定コンパレータ２Ａは従来の同コンパレータ２と同
様の機能を持つが、但しその機能は機能選択信号５の入
力の“Ｈ”，“Ｌ”に応じて夫々有効，無効に切換えら
れる。また、制御幅決定・カウンタ設定値変換手段３Ａ
は、前段の有効な位相差領域判定コンパレータ２Ａ又は
同期判定コンパレータ２Ｂの出力に応じたカウンタ設定
値３１を出力する。
【００１５】このようにして図１の回路では機能選択信
号５を“Ｈ”としたときは、高速位相制御回路７が無効
となり、位相差領域判定コンパレータ２Ａが有効となっ
て、図１の回路は図３と同様に動作する。他方、機能選
択信号５を“Ｌ”としたときは、高速位相制御回路７が
有効となり、位相差領域判定コンパレータ２Ａが無効と
なって、図１の回路は新たな回路として動作する。
号５を“Ｈ”としたときは、高速位相制御回路７が無効
となり、位相差領域判定コンパレータ２Ａが有効となっ
て、図１の回路は図３と同様に動作する。他方、機能選
択信号５を“Ｌ”としたときは、高速位相制御回路７が
有効となり、位相差領域判定コンパレータ２Ａが無効と
なって、図１の回路は新たな回路として動作する。
【００１６】次にこの高速位相制御回路７を有効とした
場合の図１の動作を説明する。この場合、図１の回路は
位相誤差ΔＴを許容範囲内と許容範囲外に分け、許容範
囲以内のときは位相制御をせず、許容範囲以外のときは
１回で同期をとる。即ち、同期判定コンパレータ２Ｂは
位相差計測カウンタ１の出力の位相差データΔＴが、あ
る決められた誤差範囲（例えば±５μＳ）、つまり許容
誤差範囲以内であるか否かの判断を行い、許容誤差範囲
以内の場合はスイッチ８をｂ側として従来と同様に、自
局基準タイミングＴs の立ち下がりを自局基準タイミン
グ生成カウンタ４へのカウンタ設定値３１のロードのタ
イミングとし、他方、許容誤差範囲以外のときはスイッ
チ８をａ側に切換え、基準タイミングＴm の信号で、カ
ウンタ設定値３１を自局基準タイミング生成カウンタ４
にロードする。またいずれの場合でも、同期判定コンパ
レータ２Ｂが誤差±０に相当する誤差領域信号２１を制
御幅決定・カウンタ設定値変換手段３Ａに入力すること
により、カウンタ４への設定データ３１は位相制御なし
の誤差±０のときの値をロードする。
場合の図１の動作を説明する。この場合、図１の回路は
位相誤差ΔＴを許容範囲内と許容範囲外に分け、許容範
囲以内のときは位相制御をせず、許容範囲以外のときは
１回で同期をとる。即ち、同期判定コンパレータ２Ｂは
位相差計測カウンタ１の出力の位相差データΔＴが、あ
る決められた誤差範囲（例えば±５μＳ）、つまり許容
誤差範囲以内であるか否かの判断を行い、許容誤差範囲
以内の場合はスイッチ８をｂ側として従来と同様に、自
局基準タイミングＴs の立ち下がりを自局基準タイミン
グ生成カウンタ４へのカウンタ設定値３１のロードのタ
イミングとし、他方、許容誤差範囲以外のときはスイッ
チ８をａ側に切換え、基準タイミングＴm の信号で、カ
ウンタ設定値３１を自局基準タイミング生成カウンタ４
にロードする。またいずれの場合でも、同期判定コンパ
レータ２Ｂが誤差±０に相当する誤差領域信号２１を制
御幅決定・カウンタ設定値変換手段３Ａに入力すること
により、カウンタ４への設定データ３１は位相制御なし
の誤差±０のときの値をロードする。
【００１７】図２は高速位相制御回路７が有効で、位相
差データΔＴが許容誤差より大きい場合の、基準タイミ
ングＴm および自局基準タイミングＴs のタイムチャー
トの例を示す。即ち、時点τ10に高速位相制御回路７が
有効化されたものとし、時点τ11で同期判定コンパレー
タ２Ｂが基準タイミングＴm と自局基準タイミングＴs
間の位相差データΔＴを許容誤差より大きいと判別する
と、コンパレータ２Ｂは直ちにスイッチ８をａ側に切換
え、これにより次の基準タイミングＴm の立ち下がりの
時点τ12に誤差±０のカウンタ設定値３１が自局基準タ
イミング生成カウンタ４にロードされる。これにより時
点τ13以降、基準タイミングＴm に対し基準周期Ｔを保
って（つまりＴm に同期して）、カウンタ４から自局基
準タイミングＴs が生成出力される。このようにして同
期が合うまでの経過時間ＬＴが最短化される。
差データΔＴが許容誤差より大きい場合の、基準タイミ
ングＴm および自局基準タイミングＴs のタイムチャー
トの例を示す。即ち、時点τ10に高速位相制御回路７が
有効化されたものとし、時点τ11で同期判定コンパレー
タ２Ｂが基準タイミングＴm と自局基準タイミングＴs
間の位相差データΔＴを許容誤差より大きいと判別する
と、コンパレータ２Ｂは直ちにスイッチ８をａ側に切換
え、これにより次の基準タイミングＴm の立ち下がりの
時点τ12に誤差±０のカウンタ設定値３１が自局基準タ
イミング生成カウンタ４にロードされる。これにより時
点τ13以降、基準タイミングＴm に対し基準周期Ｔを保
って（つまりＴm に同期して）、カウンタ４から自局基
準タイミングＴs が生成出力される。このようにして同
期が合うまでの経過時間ＬＴが最短化される。
【００１８】
【発明の効果】本発明によれば、自局基準タイミングＴ
s を外部からの基準タイミングＴm に徐々に同期させる
回路と、直ちに同期させる回路とを自由に切換え得るよ
うにしたので、同期合わせのロス時間を短縮することが
できる。
s を外部からの基準タイミングＴm に徐々に同期させる
回路と、直ちに同期させる回路とを自由に切換え得るよ
うにしたので、同期合わせのロス時間を短縮することが
できる。
【図１】本発明の実施例としての信号同期制御回路の構
成図
成図
【図２】図１の要部動作説明用のタイムチャート
【図３】図１に対応する従来の構成図
【図４】図３の動作説明用のタイムチャート
１ 位相差計測カウンタ ２Ａ 位相差領域判定コンパレータ ２Ｂ 同期判定コンパレータ ３Ａ 制御幅決定・カウンタ設定値変換手段 ４ 自局基準タイミング生成カウンタ ５ 機能選択信号 ６ ＮＯＴ回路 ７ 高速位相制御回路 ８ スイッチ ２１ 誤差領域信号 ３１ カウンタ設定値 ＣＬＫ クロック Ｔm 基準タイミング Ｔs 自局基準タイミング Ｔ 基準周期 ΔＴ 位相差データ ＬＴ 同期が合うまでの経過時間 Δｔ1 粗調整幅 Δｔ2 微調整幅
フロントページの続き (72)発明者 小野塚 敏男 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 早川 芳幸 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 太田 英樹 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内
Claims (2)
- 【請求項１】基準周期を持つ基準タイミングに自局基準
タイミングを同期させる信号同期制御回路であって、 基準タイミングの入力ごとにクリアされたのち基準クロ
ックを計数し、自局基準タイミングの入力ごとにその時
点の計数値としてのタイミング誤差をラッチして出力す
る第１のカウンタ、 前記基準周期を補正した補正周期に相当する計数値を前
記自局基準タイミングに設定されて、前記基準クロック
を計数し、この設定された計数値の計数満了時間を周期
として前記自局基準タイミングを出力する第２のカウン
タを備えた信号同期制御回路において、 機能選択信号により有効化／無効化の切換えが行われる
ロジック回路であって、有効化されたとき、前記タイミ
ング誤差が所定の複数の誤差領域の何れに入るかを示す
誤差領域信号を出力する第１のロジック回路と、 前記誤差領域信号を入力し、当該の誤差領域ごとに予め
定めた制御幅で前記基準周期を補正したデータを、前記
補正周期に相当する計数値として出力する第２のロジッ
ク回路と、 前記機能選択信号により有効化／無効化の切換えが行わ
れる回路であって、前記第１のロジック回路が無効化さ
れたとき有効化されて、第１のロジック回路に代わり前
記第２のロジック回路に前記タイミング誤差が０である
ことを示す誤差領域信号を与えると共に、前記タイミン
グ誤差が所定値を越えるとき、前記第２のカウンタへの
前記計数値の設定のタイミングを前記基準タイミングに
切換える高速位相制御回路とを備えたことを特徴とする
信号同期制御回路。 - 【請求項２】請求項１に記載の信号同期制御回路におい
て、 前記高速位相制御回路は、前記タイミング誤差が前記所
定値を越えぬときは、前記第２のカウンタへの前記計数
値の設定のタイミングを前記自局基準タイミングに戻す
ものであることを特徴とする信号同期制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6095994A JPH07303100A (ja) | 1994-05-10 | 1994-05-10 | 信号同期制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6095994A JPH07303100A (ja) | 1994-05-10 | 1994-05-10 | 信号同期制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07303100A true JPH07303100A (ja) | 1995-11-14 |
Family
ID=14152677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6095994A Pending JPH07303100A (ja) | 1994-05-10 | 1994-05-10 | 信号同期制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07303100A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007228462A (ja) * | 2006-02-27 | 2007-09-06 | Matsushita Electric Ind Co Ltd | スレーブ装置 |
| JP2011019064A (ja) * | 2009-07-08 | 2011-01-27 | Fujitsu Semiconductor Ltd | ドライバ回路及びドライバ回路の調整方法 |
| JPWO2015063815A1 (ja) * | 2013-10-31 | 2017-03-09 | 三菱電機株式会社 | 信号処理装置 |
| JP2018148251A (ja) * | 2017-03-01 | 2018-09-20 | ファナック株式会社 | シリアル通信ユニットおよびシリアル通信ユニットの通信方法 |
-
1994
- 1994-05-10 JP JP6095994A patent/JPH07303100A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007228462A (ja) * | 2006-02-27 | 2007-09-06 | Matsushita Electric Ind Co Ltd | スレーブ装置 |
| JP2011019064A (ja) * | 2009-07-08 | 2011-01-27 | Fujitsu Semiconductor Ltd | ドライバ回路及びドライバ回路の調整方法 |
| JPWO2015063815A1 (ja) * | 2013-10-31 | 2017-03-09 | 三菱電機株式会社 | 信号処理装置 |
| JP2018148251A (ja) * | 2017-03-01 | 2018-09-20 | ファナック株式会社 | シリアル通信ユニットおよびシリアル通信ユニットの通信方法 |
| US10291443B2 (en) | 2017-03-01 | 2019-05-14 | Fanuc Corporation | Serial communications unit and communication method for serial communications unit |
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