JPS62110320A - デジタルｐｌｌ回路 - Google Patents
デジタルｐｌｌ回路Info
- Publication number
- JPS62110320A JPS62110320A JP60250150A JP25015085A JPS62110320A JP S62110320 A JPS62110320 A JP S62110320A JP 60250150 A JP60250150 A JP 60250150A JP 25015085 A JP25015085 A JP 25015085A JP S62110320 A JPS62110320 A JP S62110320A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- delayed
- delay
- selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、入力信号と出力信号の位相差を比較して、
入力信号に同期した一定周波数の信号を出力するデジタ
ル方式のＰＬＬ （フェイズ・ロックド・ループ）回路
に関する。
入力信号に同期した一定周波数の信号を出力するデジタ
ル方式のＰＬＬ （フェイズ・ロックド・ループ）回路
に関する。
近年、アナログＰＬＬ回路に比べて安定度の高いデジタ
ルＰＬＬ回路が多く発表されている。従来のデジタルＰ
ＬＬ回路方式としては、（１）固定周波数発振器の出力
にパルスを付加または除去する方式、（２）固定周波数
発振器の出力を分周する割合を増減させる方式などが知
られている。 ところが、これらの方式では、出力信号のジッタを少な
（するためには、出力信号の数倍、数十倍の周波数の固
定周波数発振器が必要となり、入力信号の周波数が高い
場合、回路が複雑で不安定になるという欠点があった。
ルＰＬＬ回路が多く発表されている。従来のデジタルＰ
ＬＬ回路方式としては、（１）固定周波数発振器の出力
にパルスを付加または除去する方式、（２）固定周波数
発振器の出力を分周する割合を増減させる方式などが知
られている。 ところが、これらの方式では、出力信号のジッタを少な
（するためには、出力信号の数倍、数十倍の周波数の固
定周波数発振器が必要となり、入力信号の周波数が高い
場合、回路が複雑で不安定になるという欠点があった。
この発明は前記従来方式の問題点を除去し、入力信号と
同じ周波数の固定周波数発振器を用いることができるよ
うにし、周波数の高い入力信号を扱う場合でも簡単で安
定した出力信号を得ることができるＰＬＬ回路を提供す
ることを目的とする。
同じ周波数の固定周波数発振器を用いることができるよ
うにし、周波数の高い入力信号を扱う場合でも簡単で安
定した出力信号を得ることができるＰＬＬ回路を提供す
ることを目的とする。
この発明の要点は、固定周波数発振器の出力から、遅延
線によってい（つかの遅延信号を発生させ、位相比較回
路からの信号より、これらのうちの一つを選択し、入力
信号と同期した出力信号を得ようとする点にある。 換言すれば本発明の要点は、入力信号と周波数の等しい
信号を発生する固定周波数発生手段（固定周波数発振器
など）と、 該信号を基準としてそれぞれ順次所定の第１の位相差づ
つ遅れた複数の第１の遅延信号を発生させる第１の遅延
手段（遅延線など）と、前記遅延信号の１つを選択する
選択手段（データセレクタなど）と、 該選択手段によって選択された第１の遅延信号（以下選
択信号という）をそれぞれ所定の第２の位相差及び該位
相差より大きい所定の第３の位相差だけ遅らせた第２及
び第３の遅延信号を発生させる第２及び第３の遅延手段
（遅延線など）とを備え、 前記の第２の遅延信号をこのＰＬＬ回路の出力信号とす
ると共に、 前記の第３の遅延信号及び前記選択信号のそれぞれと前
記入力信号との位相差を検出する位相差検出手段（位相
比較回路など）と、 ′該位相差検出手段の出力信
号に基づいて、前記入力信号の位相が前記選択信号より
遅れ側にあり、かつ前記第３の遅延信号より進み側にあ
るように、前記選択手段による第１の遅延信号の選択を
可変させる手段（アップダウンカウンタなど）とを備え
るようにした点にある。
線によってい（つかの遅延信号を発生させ、位相比較回
路からの信号より、これらのうちの一つを選択し、入力
信号と同期した出力信号を得ようとする点にある。 換言すれば本発明の要点は、入力信号と周波数の等しい
信号を発生する固定周波数発生手段（固定周波数発振器
など）と、 該信号を基準としてそれぞれ順次所定の第１の位相差づ
つ遅れた複数の第１の遅延信号を発生させる第１の遅延
手段（遅延線など）と、前記遅延信号の１つを選択する
選択手段（データセレクタなど）と、 該選択手段によって選択された第１の遅延信号（以下選
択信号という）をそれぞれ所定の第２の位相差及び該位
相差より大きい所定の第３の位相差だけ遅らせた第２及
び第３の遅延信号を発生させる第２及び第３の遅延手段
（遅延線など）とを備え、 前記の第２の遅延信号をこのＰＬＬ回路の出力信号とす
ると共に、 前記の第３の遅延信号及び前記選択信号のそれぞれと前
記入力信号との位相差を検出する位相差検出手段（位相
比較回路など）と、 ′該位相差検出手段の出力信
号に基づいて、前記入力信号の位相が前記選択信号より
遅れ側にあり、かつ前記第３の遅延信号より進み側にあ
るように、前記選択手段による第１の遅延信号の選択を
可変させる手段（アップダウンカウンタなど）とを備え
るようにした点にある。
以下第１図、第２図に基づいて本発明の詳細な説明する
。第１図は本発明の一実施例としての要部構成を示す回
路図、第２図は同じく、第１図の動作を説明するための
、各部信号のタイムチャートである。 第１図において１は入力信号、７は入力信号１と周波数
の等しい信号を出力する固定周波数発振器、８はその発
振出力信号、９は第１の遅延線である。 この遅延線９は発振出力信号８を人力し、これを順次所
定の時間（位相）づつ遅らせた遅延信号９−０ （９−
１，９−２，〜、９− ｎ）を出力させる。１１はデー
タセレクタでアップダウンカウンタ５からのカウンタ出
力信号６に基づいて、遅延信号９−１、〜，９−ｎの１
つを選択し、選択信号１２として出力する。 １３は第２の遅延線で、選択信号１２を所定の時間（位
相）だけ遅らせてこのＰＬＬ回路の出力信号１４を、さ
らに所定の時間（位相）だけ遅らせて遅延信号１５を出
力させる。 ２は位相比較回路で選択信号１２及び遅延信号１５の各
々と入力信号１との位相差を検出し、アップダウンカウ
ンタ５に対し、アップ／ダウン信号３及びロック／アン
ロック信号４を与える。アップダウンカウンタ５はこの
信号３，４に基づいてデータセレクタ１１にカウンタ出
力信号６を与え、セレクタ１１による遅延信号９−０の
選択を可変させる。 また第２図において（１）〜（６）はそれぞれ前記の入
力信号ｌ１選択信号１２．遅延信号１５．アップ／ダウ
ン信号３．ロック／アンロック信号４及び出力信号１４
の各出力タイミングを示す。 次に第２図を参照しつつ、第１図の要部動作を説明する
。位相比較回路２は、入力信号ｌの位相が、選択信号１
２の位相より進んでいれば第２図の進み期間Ｔｌのよう
に、アップ信号３及びアンロツタ信号４をアップダウン
カウンタ５に出力してカウンタ５にカウントアツプ動作
をさせ、そのカウンタ出力信号６を介しデータセレクタ
１１に遅れの少ない方向に向かって選択信号９−０を順
次１つづつ選択させる。これにより、選択信号１２及び
遅延信号１５の位相は漸次、入力信号１の位相に近づく
方向に進むことになる。 他方入力信号１の位相が遅延信号１５の位相より遅れて
いれば、位相比較回路２は第２図の遅れ期間Ｔ３のよう
に、ダウン信号３及びアンロック信号４をアップダウン
カウンタ５に出力してカウンタ５にカウントダウン動作
をさせ、そのカウンタ出力信号６を介し、データセレク
タ１１に遅れの大きい方向に向かって選択信号９−０を
順次１つづつ選択させる。これにより選択信号１２及び
遅延信号Ｉ５の位相は漸次、入力信号１の位相に近ずく
方向に遅れることになる。 このようにして入力信号１の位相が選択信号１２の位相
より遅れ、かつ遅延信号１５の位相より進んだ条件で、
第２図ロック期間Ｔ２．Ｔ４のように位相比較回路２は
ロック信号４をアップダウンカウンタ５に出力する。こ
れによりカウンタ５は計数動作を停止し、カウンタ出力
信号６を介するデータセレクタ１１の選択動作も停止す
る。そこで出力信号１４の位相は、入力信号１の位相と
同じく、選択信号１２の位相と遅延信号１５の位相との
間に保持されることになる。従って第２の遅延！ｖｊｉ
１３の遅延時間、つまり選択信号１２と遅延信号１５と
の間の位相差を適当に小さくすることによって入力信号
１と出力信号１４とは略同期したものとなる。
。第１図は本発明の一実施例としての要部構成を示す回
路図、第２図は同じく、第１図の動作を説明するための
、各部信号のタイムチャートである。 第１図において１は入力信号、７は入力信号１と周波数
の等しい信号を出力する固定周波数発振器、８はその発
振出力信号、９は第１の遅延線である。 この遅延線９は発振出力信号８を人力し、これを順次所
定の時間（位相）づつ遅らせた遅延信号９−０ （９−
１，９−２，〜、９− ｎ）を出力させる。１１はデー
タセレクタでアップダウンカウンタ５からのカウンタ出
力信号６に基づいて、遅延信号９−１、〜，９−ｎの１
つを選択し、選択信号１２として出力する。 １３は第２の遅延線で、選択信号１２を所定の時間（位
相）だけ遅らせてこのＰＬＬ回路の出力信号１４を、さ
らに所定の時間（位相）だけ遅らせて遅延信号１５を出
力させる。 ２は位相比較回路で選択信号１２及び遅延信号１５の各
々と入力信号１との位相差を検出し、アップダウンカウ
ンタ５に対し、アップ／ダウン信号３及びロック／アン
ロック信号４を与える。アップダウンカウンタ５はこの
信号３，４に基づいてデータセレクタ１１にカウンタ出
力信号６を与え、セレクタ１１による遅延信号９−０の
選択を可変させる。 また第２図において（１）〜（６）はそれぞれ前記の入
力信号ｌ１選択信号１２．遅延信号１５．アップ／ダウ
ン信号３．ロック／アンロック信号４及び出力信号１４
の各出力タイミングを示す。 次に第２図を参照しつつ、第１図の要部動作を説明する
。位相比較回路２は、入力信号ｌの位相が、選択信号１
２の位相より進んでいれば第２図の進み期間Ｔｌのよう
に、アップ信号３及びアンロツタ信号４をアップダウン
カウンタ５に出力してカウンタ５にカウントアツプ動作
をさせ、そのカウンタ出力信号６を介しデータセレクタ
１１に遅れの少ない方向に向かって選択信号９−０を順
次１つづつ選択させる。これにより、選択信号１２及び
遅延信号１５の位相は漸次、入力信号１の位相に近づく
方向に進むことになる。 他方入力信号１の位相が遅延信号１５の位相より遅れて
いれば、位相比較回路２は第２図の遅れ期間Ｔ３のよう
に、ダウン信号３及びアンロック信号４をアップダウン
カウンタ５に出力してカウンタ５にカウントダウン動作
をさせ、そのカウンタ出力信号６を介し、データセレク
タ１１に遅れの大きい方向に向かって選択信号９−０を
順次１つづつ選択させる。これにより選択信号１２及び
遅延信号Ｉ５の位相は漸次、入力信号１の位相に近ずく
方向に遅れることになる。 このようにして入力信号１の位相が選択信号１２の位相
より遅れ、かつ遅延信号１５の位相より進んだ条件で、
第２図ロック期間Ｔ２．Ｔ４のように位相比較回路２は
ロック信号４をアップダウンカウンタ５に出力する。こ
れによりカウンタ５は計数動作を停止し、カウンタ出力
信号６を介するデータセレクタ１１の選択動作も停止す
る。そこで出力信号１４の位相は、入力信号１の位相と
同じく、選択信号１２の位相と遅延信号１５の位相との
間に保持されることになる。従って第２の遅延！ｖｊｉ
１３の遅延時間、つまり選択信号１２と遅延信号１５と
の間の位相差を適当に小さくすることによって入力信号
１と出力信号１４とは略同期したものとなる。
以上の説明から明らかなように本発明によれば、入力信
号と等しい周波数の信号を出力する固定周波数発振器の
発振出力信号を第１の遅延線に入力して、順次所定位相
づつ遅れた複数の第１の遅延信号を得るようにし、次に
この第１の遅延信号の１つを選択した選択信号を第２の
遅延線に与えて、さらに所定の少ない位相差分だけ遅れ
た第２の遅延信号と、この第２の遅延信号よりまたさら
に所定の少ない位相差分だけ遅れた第３の遅延信号とを
得るようにし、前記の第２の遅延信号をＰＬＬ回路の出
力信号とするとともに、前記の選択信号及び第３の遅延
信号の各位相と入力信号の位相とを比較し、入力信号の
位相が選択信号より遅れ側に、かつ第３の遅延信号より
進み側に来るように、前記の第１の遅延信号の選択を可
変させるようにして、入力信号と出力信号の位相をほぼ
一致させるようにしたので、 出力信号を得るために、入力信号と同じ周波数の固定周
波数発振器しか用いていないため、容易に高い周波数の
入力信号を扱うことができ、また遅延線以外は簡単なデ
ジタル回路で構成されているため、周辺回路とあわせて
のＬＳｉ化が容易となるという効果がある。
号と等しい周波数の信号を出力する固定周波数発振器の
発振出力信号を第１の遅延線に入力して、順次所定位相
づつ遅れた複数の第１の遅延信号を得るようにし、次に
この第１の遅延信号の１つを選択した選択信号を第２の
遅延線に与えて、さらに所定の少ない位相差分だけ遅れ
た第２の遅延信号と、この第２の遅延信号よりまたさら
に所定の少ない位相差分だけ遅れた第３の遅延信号とを
得るようにし、前記の第２の遅延信号をＰＬＬ回路の出
力信号とするとともに、前記の選択信号及び第３の遅延
信号の各位相と入力信号の位相とを比較し、入力信号の
位相が選択信号より遅れ側に、かつ第３の遅延信号より
進み側に来るように、前記の第１の遅延信号の選択を可
変させるようにして、入力信号と出力信号の位相をほぼ
一致させるようにしたので、 出力信号を得るために、入力信号と同じ周波数の固定周
波数発振器しか用いていないため、容易に高い周波数の
入力信号を扱うことができ、また遅延線以外は簡単なデ
ジタル回路で構成されているため、周辺回路とあわせて
のＬＳｉ化が容易となるという効果がある。
第１図は本発明の一実施例としての要部構成を示す回路
図、第２図は同じく、第１図の動作を説明するための、
各部信号のタイムチャートである。 に入力信号、２：位相比較回路、３ニアツブ／ダウン信
号、４：ロック／アンロック信号、５ニアツブダウンカ
ウンタ、６：カウンタ出力信号、７：固定周波数発振器
、９．１３：遅延線、９−０（９−１，〜、９− ｎ）
、１５ ：遅延信号、ｌｌ：データセレクタ、１２：選
択信号、１４：出力信号。
図、第２図は同じく、第１図の動作を説明するための、
各部信号のタイムチャートである。 に入力信号、２：位相比較回路、３ニアツブ／ダウン信
号、４：ロック／アンロック信号、５ニアツブダウンカ
ウンタ、６：カウンタ出力信号、７：固定周波数発振器
、９．１３：遅延線、９−０（９−１，〜、９− ｎ）
、１５ ：遅延信号、ｌｌ：データセレクタ、１２：選
択信号、１４：出力信号。
Claims (1)
- 【特許請求の範囲】 １）入力信号と周波数の等しい信号を発生する固定周波
数発生手段と、 該信号を基準としてそれぞれ順次所定の第１の位相差づ
つ遅れた複数の第１の遅延信号を発生させる第１の遅延
手段と、 前記遅延信号の１つを選択する選択手段と、該選択手段
によって選択された第１の遅延信号（以下選択信号とい
う）をそれぞれ所定の第２の位相差及び該位相差より大
きい所定の第３の位相差だけ遅らせた第２及び第３の遅
延信号を発生させる第２及び第３の遅延手段とを備え、 前記の第２の遅延信号をこのＰＬＬ回路の出力信号とす
ると共に、 前記の第３の遅延信号及び前記選択信号のそれぞれと前
記入力信号との位相差を検出する位相差検出手段と、 該位相差検出手段の出力信号に基づいて、前記入力信号
の位相が前記選択信号より遅れ側にあり、かつ前記第３
の遅延信号より進み側にあるように、前記選択手段によ
る第１の遅延信号の選択を可変させる手段とを備えたこ
とを特徴とするデジタルＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250150A JPS62110320A (ja) | 1985-11-08 | 1985-11-08 | デジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250150A JPS62110320A (ja) | 1985-11-08 | 1985-11-08 | デジタルｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62110320A true JPS62110320A (ja) | 1987-05-21 |
Family
ID=17203560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60250150A Pending JPS62110320A (ja) | 1985-11-08 | 1985-11-08 | デジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62110320A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0382222A (ja) * | 1989-06-13 | 1991-04-08 | Electron & Telecommun Res Inst | ディジタル自動位相制御リタイミング回路 |
| US5012198A (en) * | 1988-09-29 | 1991-04-30 | Mitsubishi Rayon Company, Ltd. | Digital PLL circuit having reduced lead-in time |
| US5736948A (en) * | 1995-03-20 | 1998-04-07 | Hitachi, Ltd. | Semiconductor integrated circuit device and control system |
-
1985
- 1985-11-08 JP JP60250150A patent/JPS62110320A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5012198A (en) * | 1988-09-29 | 1991-04-30 | Mitsubishi Rayon Company, Ltd. | Digital PLL circuit having reduced lead-in time |
| JPH0382222A (ja) * | 1989-06-13 | 1991-04-08 | Electron & Telecommun Res Inst | ディジタル自動位相制御リタイミング回路 |
| US5736948A (en) * | 1995-03-20 | 1998-04-07 | Hitachi, Ltd. | Semiconductor integrated circuit device and control system |
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