JP2003051745A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JP2003051745A JP2003051745A JP2001237089A JP2001237089A JP2003051745A JP 2003051745 A JP2003051745 A JP 2003051745A JP 2001237089 A JP2001237089 A JP 2001237089A JP 2001237089 A JP2001237089 A JP 2001237089A JP 2003051745 A JP2003051745 A JP 2003051745A
- Authority
- JP
- Japan
- Prior art keywords
- narrow band
- input signal
- pll circuit
- vco
- frequency
- Prior art date
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 複数個の狭帯域電圧制御発振器（以下狭帯域
ＶＣＯと記す）を備えたＰＬＬ回路において、入力信号
の周波数に適合する発振周波数の狭帯域ＶＣＯを、前記
複数個の狭帯域ＶＣＯの中から選択する時間を短縮す
る。 【解決手段】 複数個の狭帯域ＶＣＯを備えたＰＬＬ回
路において、前記複数個の狭帯域ＶＣＯの中から入力信
号の周波数に適合する発振周波数の狭帯域ＶＣＯを選択
するコントローラを設け、このコントローラによって前
記入力信号の周波数に適合する狭帯域ＶＣＯを選択した
後、当該狭帯域ＶＣＯの発振出力の位相を前記入力信号
の位相に同期させるよう構成してなることを特徴とする
ＰＬＬ回路。
ＶＣＯと記す）を備えたＰＬＬ回路において、入力信号
の周波数に適合する発振周波数の狭帯域ＶＣＯを、前記
複数個の狭帯域ＶＣＯの中から選択する時間を短縮す
る。 【解決手段】 複数個の狭帯域ＶＣＯを備えたＰＬＬ回
路において、前記複数個の狭帯域ＶＣＯの中から入力信
号の周波数に適合する発振周波数の狭帯域ＶＣＯを選択
するコントローラを設け、このコントローラによって前
記入力信号の周波数に適合する狭帯域ＶＣＯを選択した
後、当該狭帯域ＶＣＯの発振出力の位相を前記入力信号
の位相に同期させるよう構成してなることを特徴とする
ＰＬＬ回路。
Description
【０００１】
【発明の属する技術分野】 本発明は、複数個の狭帯域
電圧制御発振器を備えたＰＬＬ回路に関する。
電圧制御発振器を備えたＰＬＬ回路に関する。
【０００２】
【従来の技術】 従来、複数個の狭帯域電圧制御発振器
（以下狭帯域ＶＣＯと記す）を備えたＰＬＬ回路におい
ては、入力信号の周波数に適合する狭帯域ＶＣＯの選択
と、狭帯域ＶＣＯの周波数と位相を入力信号の周波数と
位相に同期させる動作とを同時に行う方法が採られてい
る。すなわち、図２に示すように、複数個の狭帯域ＶＣ
Ｏからなる狭帯域ＶＣＯ群３のうちのある一つの狭帯域
ＶＣＯ、例えば狭帯域ＶＣＯ1のクロック信号を分周器
５によって分周した比較信号ｂと入力信号ａとを位相比
較器１で比較し、両者間の位相の相違（進み又は遅れ）
によって発生する正又は負の電圧をループフィルタ２を
介して前記狭帯域ＶＣＯ1に帰還して発振周波数の微調
整を行い、その結果と入力信号ａとの位相比較を再度繰
り返し行うことによって、前記入力信号ａの周波数と前
記狭帯域ＶＣＯ1の発信周波数と位相が同期するかどう
かを判定し、同期しないと判定された場合には、同期検
出器６の出力で制御されるセレクタ４によって別の狭帯
域ＶＣＯ、例えば狭帯域ＶＣＯ2に切り替えて前記狭帯
域ＶＣＯ1で行った動作を繰り返し、周波数と位相が同
期する狭帯域ＶＣＯ、例えば狭帯域ＶＣＯmが見つかる
まで上記動作を繰り返している。
（以下狭帯域ＶＣＯと記す）を備えたＰＬＬ回路におい
ては、入力信号の周波数に適合する狭帯域ＶＣＯの選択
と、狭帯域ＶＣＯの周波数と位相を入力信号の周波数と
位相に同期させる動作とを同時に行う方法が採られてい
る。すなわち、図２に示すように、複数個の狭帯域ＶＣ
Ｏからなる狭帯域ＶＣＯ群３のうちのある一つの狭帯域
ＶＣＯ、例えば狭帯域ＶＣＯ1のクロック信号を分周器
５によって分周した比較信号ｂと入力信号ａとを位相比
較器１で比較し、両者間の位相の相違（進み又は遅れ）
によって発生する正又は負の電圧をループフィルタ２を
介して前記狭帯域ＶＣＯ1に帰還して発振周波数の微調
整を行い、その結果と入力信号ａとの位相比較を再度繰
り返し行うことによって、前記入力信号ａの周波数と前
記狭帯域ＶＣＯ1の発信周波数と位相が同期するかどう
かを判定し、同期しないと判定された場合には、同期検
出器６の出力で制御されるセレクタ４によって別の狭帯
域ＶＣＯ、例えば狭帯域ＶＣＯ2に切り替えて前記狭帯
域ＶＣＯ1で行った動作を繰り返し、周波数と位相が同
期する狭帯域ＶＣＯ、例えば狭帯域ＶＣＯmが見つかる
まで上記動作を繰り返している。
【０００３】このため、一つの狭帯域ＶＣＯが入力信号
の周波数に適合するかどうかの判定には、前記入力信号
が複数回入力する間位相比較を繰り返す必要がある。し
たがって、図３（ｂ）に示すように、前記狭帯域ＶＣＯ
群３の中から適合する狭帯域ＶＣＯ、例えば狭帯域ＶＣ
Ｏmを選択し、入力信号との周波数と位相を同期させる
までにはかなりの時間を要する場合が出てくる。まして
このような機器が多段接続されると、例えばデジタルオ
ーディオの場合、デジタル信号が入力されスピーカから
音声信号が出るまでに数秒かかることもあった。
の周波数に適合するかどうかの判定には、前記入力信号
が複数回入力する間位相比較を繰り返す必要がある。し
たがって、図３（ｂ）に示すように、前記狭帯域ＶＣＯ
群３の中から適合する狭帯域ＶＣＯ、例えば狭帯域ＶＣ
Ｏmを選択し、入力信号との周波数と位相を同期させる
までにはかなりの時間を要する場合が出てくる。まして
このような機器が多段接続されると、例えばデジタルオ
ーディオの場合、デジタル信号が入力されスピーカから
音声信号が出るまでに数秒かかることもあった。
【０００４】
【発明が解決しようとする課題】 本発明の目的は、前
項で説明した現状に鑑み、前記複数個の狭帯域ＶＣＯを
備えたＰＬＬ回路において、前記入力信号に適合する狭
帯域ＶＣＯを、前記複数個の狭帯域ＶＣＯの中から選択
し、位相同期を得るまでの時間を短縮することにある。
項で説明した現状に鑑み、前記複数個の狭帯域ＶＣＯを
備えたＰＬＬ回路において、前記入力信号に適合する狭
帯域ＶＣＯを、前記複数個の狭帯域ＶＣＯの中から選択
し、位相同期を得るまでの時間を短縮することにある。
【０００５】
【課題を解決するための手段】 上記の現状に鑑み、次
の手段によりこの課題を解決した。 （１）複数個の狭帯域電圧制御発振器（以下狭帯域ＶＣ
Ｏと記す）を備えたＰＬＬ回路において、前記複数個の
狭帯域ＶＣＯの中から入力信号の周波数に適合する発振
周波数の狭帯域ＶＣＯを選択するコントローラを別途設
け、このコントローラによって前記入力信号の周波数に
適合する狭帯域ＶＣＯを選択した後、当該狭帯域ＶＣＯ
の発振出力の位相を前記入力信号の位相に同期させるよ
う構成してなることを特徴とするＰＬＬ回路。 （２）前記コントローラが、前記入力信号によってリセ
ットされ次の入力信号によってリセットされるまでの期
間、前記狭帯域ＶＣＯの発振周波数のクロックをカウン
トするカウンタと、このカウンタの計数値とあらかじめ
設定された基準値とを比較するコンパレータとからなる
ことを特徴とする前記（１）項記載のＰＬＬ回路。 （３）前記コンパレータで前記計数値と基準値とが合致
しないとき、コンパレータの出力信号によって順次他の
狭帯域ＶＣＯに切り替えるセレクタを備えてなることを
特徴とする前記（１）又は（２）項記載のＰＬＬ回路。 （４）前記コンパレータで前記計数値と基準値とが合致
したとき、コンパレータの出力信号により合致した狭帯
域ＶＣＯの発振のみ持続し、それ以外の狭帯域ＶＣＯの
作動を停止させる手段を備えてなることを特徴とする前
記（１）〜（３）項のいずれか１項に記載のＰＬＬ回
路。
の手段によりこの課題を解決した。 （１）複数個の狭帯域電圧制御発振器（以下狭帯域ＶＣ
Ｏと記す）を備えたＰＬＬ回路において、前記複数個の
狭帯域ＶＣＯの中から入力信号の周波数に適合する発振
周波数の狭帯域ＶＣＯを選択するコントローラを別途設
け、このコントローラによって前記入力信号の周波数に
適合する狭帯域ＶＣＯを選択した後、当該狭帯域ＶＣＯ
の発振出力の位相を前記入力信号の位相に同期させるよ
う構成してなることを特徴とするＰＬＬ回路。 （２）前記コントローラが、前記入力信号によってリセ
ットされ次の入力信号によってリセットされるまでの期
間、前記狭帯域ＶＣＯの発振周波数のクロックをカウン
トするカウンタと、このカウンタの計数値とあらかじめ
設定された基準値とを比較するコンパレータとからなる
ことを特徴とする前記（１）項記載のＰＬＬ回路。 （３）前記コンパレータで前記計数値と基準値とが合致
しないとき、コンパレータの出力信号によって順次他の
狭帯域ＶＣＯに切り替えるセレクタを備えてなることを
特徴とする前記（１）又は（２）項記載のＰＬＬ回路。 （４）前記コンパレータで前記計数値と基準値とが合致
したとき、コンパレータの出力信号により合致した狭帯
域ＶＣＯの発振のみ持続し、それ以外の狭帯域ＶＣＯの
作動を停止させる手段を備えてなることを特徴とする前
記（１）〜（３）項のいずれか１項に記載のＰＬＬ回
路。
【０００６】
【発明の実施の形態】 本発明の実施の形態を実施例の
図で説明する。図１は本発明実施例のＰＬＬ回路の構成
を示すブロック図、図２は従来のＰＬＬ回路の構成を示
すブロック図、図３は本発明のＰＬＬ回路と従来のＰＬ
Ｌ回路との作動原理の相違を説明する概念図、図４は本
発明のＰＬＬ回路をデジタル・オーディオ・インターフ
ェース受信回路に応用した実施例のブロック図である。
図で説明する。図１は本発明実施例のＰＬＬ回路の構成
を示すブロック図、図２は従来のＰＬＬ回路の構成を示
すブロック図、図３は本発明のＰＬＬ回路と従来のＰＬ
Ｌ回路との作動原理の相違を説明する概念図、図４は本
発明のＰＬＬ回路をデジタル・オーディオ・インターフ
ェース受信回路に応用した実施例のブロック図である。
【０００７】図１と図２を比較して分かるように、本発
明実施例は従来の複数個の狭帯域ＶＣＯを備えたＰＬＬ
回路に、前記入力信号の周波数に適合する狭帯域ＶＣＯ
を選択するためのコントローラ７を新たに加えたことを
特徴としている。
明実施例は従来の複数個の狭帯域ＶＣＯを備えたＰＬＬ
回路に、前記入力信号の周波数に適合する狭帯域ＶＣＯ
を選択するためのコントローラ７を新たに加えたことを
特徴としている。
【０００８】図１に示すように、狭帯域ＶＣＯ群３の各
狭帯域ＶＣＯ（狭帯域ＶＣＯ1〜n）の発振出力は、セレ
クタ４によって順次切り替えられ、その発振周波数のク
ロック信号ｃがコントローラ７のカウンタ８の一方の入
力端子に加えられる。前記カウンタ８のもう一方の入力
端子には前記入力信号ａが加えられる。前記カウンタ８
は、前記入力信号ａが入力されるとリセットされ、次の
入力信号入力によってリセットされるまでの期間セレク
タからのクロック信号ｃのクロック数を計数し、その計
数値ｅをコンパレータ９に送る。前記コンパレータ９で
はあらかじめ設定されている値、又はある範囲を示す比
較値ｆと、前記計数値ｅとを比較し、前記計数値ｅと前
記比較値ｆとが一致するかどうかを判定する。不一致の
場合は前記コンパレータ９の出力により前記セレクタ４
を作動させ次の狭帯域ＶＣＯに切り替え（例えば狭帯域
ＶＣＯ1が不一致の場合は狭帯域ＶＣＯ2に切り替えるな
ど）、前記計数値ｅと前記比較値ｆとが一致する狭帯域
ＶＣＯ、例えば狭帯域ＶＣＯmが見つかるまで上記動作
を繰り返し、一致した狭帯域ＶＣＯが選択された場合、
それ以降はセレクタ４の切り替え動作を停止させるとと
もに、選択されなかった複数個の狭帯域ＶＣＯの動作も
停止させる。なお、比較値ｆとして複数の値を用意して
おき、必要に応じて選択使用することも可能である。以
上の動作によれば、図３（ａ）に示すように、前記入力
信号の１繰り返し周期ごとに一つの狭帯域ＶＣＯの適否
が判断でき、従来の方法に比べ適合する狭帯域ＶＣＯの
選択が短時間で行える。
狭帯域ＶＣＯ（狭帯域ＶＣＯ1〜n）の発振出力は、セレ
クタ４によって順次切り替えられ、その発振周波数のク
ロック信号ｃがコントローラ７のカウンタ８の一方の入
力端子に加えられる。前記カウンタ８のもう一方の入力
端子には前記入力信号ａが加えられる。前記カウンタ８
は、前記入力信号ａが入力されるとリセットされ、次の
入力信号入力によってリセットされるまでの期間セレク
タからのクロック信号ｃのクロック数を計数し、その計
数値ｅをコンパレータ９に送る。前記コンパレータ９で
はあらかじめ設定されている値、又はある範囲を示す比
較値ｆと、前記計数値ｅとを比較し、前記計数値ｅと前
記比較値ｆとが一致するかどうかを判定する。不一致の
場合は前記コンパレータ９の出力により前記セレクタ４
を作動させ次の狭帯域ＶＣＯに切り替え（例えば狭帯域
ＶＣＯ1が不一致の場合は狭帯域ＶＣＯ2に切り替えるな
ど）、前記計数値ｅと前記比較値ｆとが一致する狭帯域
ＶＣＯ、例えば狭帯域ＶＣＯmが見つかるまで上記動作
を繰り返し、一致した狭帯域ＶＣＯが選択された場合、
それ以降はセレクタ４の切り替え動作を停止させるとと
もに、選択されなかった複数個の狭帯域ＶＣＯの動作も
停止させる。なお、比較値ｆとして複数の値を用意して
おき、必要に応じて選択使用することも可能である。以
上の動作によれば、図３（ａ）に示すように、前記入力
信号の１繰り返し周期ごとに一つの狭帯域ＶＣＯの適否
が判断でき、従来の方法に比べ適合する狭帯域ＶＣＯの
選択が短時間で行える。
【０００９】次いで、上記動作によって選択された狭帯
域ＶＣＯ、例えば狭帯域ＶＣＯmのクロック信号は、前
記分周器５を介して位相比較器１に入力され前記入力信
号ａとの位相比較がなされ、位相の相違（進み又は遅
れ）によって発生する正又は負の電圧をループフィルタ
２を介して前記選択された狭帯域ＶＣＯに帰還して発振
周波数の微調整を行わせ、その結果と入力信号ａとの位
相比較を再度繰り返し行わせる。これによって、前記入
力信号の周波数と位相に同期したした発振出力を得る。
なお、この時位相同期検出器６から位相同期検出信号が
出力される。
域ＶＣＯ、例えば狭帯域ＶＣＯmのクロック信号は、前
記分周器５を介して位相比較器１に入力され前記入力信
号ａとの位相比較がなされ、位相の相違（進み又は遅
れ）によって発生する正又は負の電圧をループフィルタ
２を介して前記選択された狭帯域ＶＣＯに帰還して発振
周波数の微調整を行わせ、その結果と入力信号ａとの位
相比較を再度繰り返し行わせる。これによって、前記入
力信号の周波数と位相に同期したした発振出力を得る。
なお、この時位相同期検出器６から位相同期検出信号が
出力される。
【００１０】図３に本発明による狭帯域ＶＣＯを高速選
択する方法と従来の方法によるタイミングチャートを比
較してその作動原理の相違を示した。図３（ｂ）に示す
従来の方法が入力信号の周波数に適合する狭帯域ＶＣＯ
の選択と、周波数と位相の同期とを同時進行で行ってい
たのに対し、図３（ａ）に示す本発明ではまず入力信号
の周波数に適合する狭帯域ＶＣＯの選択を行いその後に
適合する狭帯域ＶＣＯのみについて位相同期を行うこと
によって、周波数と位相を同期させるまでの時間を短縮
した。
択する方法と従来の方法によるタイミングチャートを比
較してその作動原理の相違を示した。図３（ｂ）に示す
従来の方法が入力信号の周波数に適合する狭帯域ＶＣＯ
の選択と、周波数と位相の同期とを同時進行で行ってい
たのに対し、図３（ａ）に示す本発明ではまず入力信号
の周波数に適合する狭帯域ＶＣＯの選択を行いその後に
適合する狭帯域ＶＣＯのみについて位相同期を行うこと
によって、周波数と位相を同期させるまでの時間を短縮
した。
【００１１】図４に本発明のＰＬＬ回路の応用例とし
て、デジタル・オーディオ・インターフェース受信回路
のブロック図を示す。図４においてプリアンブル検出器
１１は、受信したデジタル・オーディオ信号の各ブロッ
クごとに挿入されたブロックマーカを検出し、デジタル
・オーディオ信号のサンプリング周波数を再生する回路
である。本応用例では、前記プリアンブル検出器１１の
出力を本発明のＰＬＬ回路１２の入力信号とし、前記Ｐ
ＬＬ回路１２において前述した動作により前記サンプリ
ング周波数と、周波数・位相の同期のとれたクロックを
得て復調回路１３に供給し、オーディオデータを復調す
る動作を行っている。
て、デジタル・オーディオ・インターフェース受信回路
のブロック図を示す。図４においてプリアンブル検出器
１１は、受信したデジタル・オーディオ信号の各ブロッ
クごとに挿入されたブロックマーカを検出し、デジタル
・オーディオ信号のサンプリング周波数を再生する回路
である。本応用例では、前記プリアンブル検出器１１の
出力を本発明のＰＬＬ回路１２の入力信号とし、前記Ｐ
ＬＬ回路１２において前述した動作により前記サンプリ
ング周波数と、周波数・位相の同期のとれたクロックを
得て復調回路１３に供給し、オーディオデータを復調す
る動作を行っている。
【００１２】
【発明の効果】 本発明によれば、次のような効果が発
揮される。 （１）従来複数個の狭帯域ＶＣＯのそれぞれで行ってい
た位相比較動作を、コントローラによって選択された１
個の狭帯域ＶＣＯについてのみ行えばよくなり、入力信
号を再生するまでの時間が短縮される。 （２）一つの狭帯域ＶＣＯの適否が、入力信号の１繰り
返し周期で判断できるので、入力信号の周波数に適合す
る狭帯域ＶＣＯの選択が、従来の方法に比べて著しく短
時間で行える。 （３）したがって、入力信号に適合しない狭帯域ＶＣＯ
の動作時間が短縮でき消費電力の節減が図れるほか、適
合しない狭帯域ＶＣＯを停止することによって不要な発
信周波数の他回路へのクロストーク等による誤動作の抑
制が図れる。
揮される。 （１）従来複数個の狭帯域ＶＣＯのそれぞれで行ってい
た位相比較動作を、コントローラによって選択された１
個の狭帯域ＶＣＯについてのみ行えばよくなり、入力信
号を再生するまでの時間が短縮される。 （２）一つの狭帯域ＶＣＯの適否が、入力信号の１繰り
返し周期で判断できるので、入力信号の周波数に適合す
る狭帯域ＶＣＯの選択が、従来の方法に比べて著しく短
時間で行える。 （３）したがって、入力信号に適合しない狭帯域ＶＣＯ
の動作時間が短縮でき消費電力の節減が図れるほか、適
合しない狭帯域ＶＣＯを停止することによって不要な発
信周波数の他回路へのクロストーク等による誤動作の抑
制が図れる。
【図１】 本発明のＰＬＬ回路の実施例のブロック図。
【図２】 従来のＰＬＬ回路のブロック図。
【図３】 本発明のＰＬＬ回路と従来のＰＬＬ回路との
作動原理の相違を説明する概念図。
作動原理の相違を説明する概念図。
【図４】 本発明のＰＬＬ回路をデジタル・オーディオ
・インターフェース受信回路に応用した実施例のブロッ
ク図
・インターフェース受信回路に応用した実施例のブロッ
ク図
１：位相比較器 ２：ループフ
ィルタ ３：狭帯域ＶＣＯ群 ４：セレクタ ５：分周器 ６：位相同期
検出器 ７：コントローラ ８：カウンタ ９：コンパレータ １１：プリアンブル検出器 １２：本発明
のＰＬＬ回路 １３：復調回路 ａ：入力信号 ｂ：比較信号 ｃ：クロック信号 ｄ：ロック検
出信号 ｅ：計数値 ｆ：比較値
ィルタ ３：狭帯域ＶＣＯ群 ４：セレクタ ５：分周器 ６：位相同期
検出器 ７：コントローラ ８：カウンタ ９：コンパレータ １１：プリアンブル検出器 １２：本発明
のＰＬＬ回路 １３：復調回路 ａ：入力信号 ｂ：比較信号 ｃ：クロック信号 ｄ：ロック検
出信号 ｅ：計数値 ｆ：比較値
Claims (4)
- 【請求項１】 複数個の狭帯域電圧制御発振器（以下狭
帯域ＶＣＯと記す）を備えたＰＬＬ回路において、前記
複数個の狭帯域ＶＣＯの中から入力信号の周波数に適合
する発振周波数の狭帯域ＶＣＯを選択するコントローラ
を設け、このコントローラによって前記入力信号の周波
数に適合する狭帯域ＶＣＯを選択した後、当該狭帯域Ｖ
ＣＯの発振出力の位相を前記入力信号の位相に同期させ
るよう構成してなることを特徴とするＰＬＬ回路。 - 【請求項２】 前記コントローラが、前記入力信号によ
ってリセットされ次の入力信号によってリセットされる
までの期間、前記狭帯域ＶＣＯの発振周波数のクロック
をカウントするカウンタと、このカウンタの計数値とあ
らかじめ設定された基準値とを比較するコンパレータと
からなることを特徴とする請求項１に記載のＰＬＬ回
路。 - 【請求項３】 前記コンパレータで前記計数値と基準値
とが合致しないとき、コンパレータの出力信号によって
順次他の狭帯域ＶＣＯに切り替えるセレクタを備えてな
ることを特徴とする請求項１又は２に記載のＰＬＬ回
路。 - 【請求項４】 前記コンパレータで前記計数値と基準値
とが合致したとき、コンパレータの出力信号により合致
した狭帯域ＶＣＯの発振のみ持続し、それ以外の狭帯域
ＶＣＯの作動を停止させる手段を備えてなることを特徴
とする請求項１〜３のいずれか１項に記載のＰＬＬ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001237089A JP2003051745A (ja) | 2001-08-03 | 2001-08-03 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001237089A JP2003051745A (ja) | 2001-08-03 | 2001-08-03 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003051745A true JP2003051745A (ja) | 2003-02-21 |
Family
ID=19068228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001237089A Pending JP2003051745A (ja) | 2001-08-03 | 2001-08-03 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003051745A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7023283B2 (en) | 2003-02-25 | 2006-04-04 | Nec Compound Semiconductor Devices, Ltd. | Wide lock range phase locked loop and method of operation |
| KR101055089B1 (ko) | 2003-08-19 | 2011-08-08 | 소니 주식회사 | 디지털 전송 시스템 및 클록 재생 장치 |
-
2001
- 2001-08-03 JP JP2001237089A patent/JP2003051745A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7023283B2 (en) | 2003-02-25 | 2006-04-04 | Nec Compound Semiconductor Devices, Ltd. | Wide lock range phase locked loop and method of operation |
| KR101055089B1 (ko) | 2003-08-19 | 2011-08-08 | 소니 주식회사 | 디지털 전송 시스템 및 클록 재생 장치 |
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