JPH0638116A - 位相同期ループ回路 - Google Patents
位相同期ループ回路Info
- Publication number
- JPH0638116A JPH0638116A JP4193680A JP19368092A JPH0638116A JP H0638116 A JPH0638116 A JP H0638116A JP 4193680 A JP4193680 A JP 4193680A JP 19368092 A JP19368092 A JP 19368092A JP H0638116 A JPH0638116 A JP H0638116A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- frequency
- locked loop
- circuit
- conversion gain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】
【目的】 高速ロックと高精度の位相同期ループ（ＰＬ
Ｌ）回路を提供する。 【構成】 位相比較器１、適応形フィルタ２、変換利得
の異なる２つの電圧制御発振器（ＶＣＯ）３および４、
１／Ｎ分周器６、基準信号発振器７等からなるＰＬＬ回
路において、同期引き込みまでは変換利得の小さいＶＣ
Ｏ３を選択し、所定時間経過した同期引き込み完了後は
タイマー８により切換スイッチ５を切り換えて変換利得
の大きいＶＣＯ４を選択し、ＰＬＬ回路の高速ロックと
高精度化を図る。
Ｌ）回路を提供する。 【構成】 位相比較器１、適応形フィルタ２、変換利得
の異なる２つの電圧制御発振器（ＶＣＯ）３および４、
１／Ｎ分周器６、基準信号発振器７等からなるＰＬＬ回
路において、同期引き込みまでは変換利得の小さいＶＣ
Ｏ３を選択し、所定時間経過した同期引き込み完了後は
タイマー８により切換スイッチ５を切り換えて変換利得
の大きいＶＣＯ４を選択し、ＰＬＬ回路の高速ロックと
高精度化を図る。
Description
【０００１】
【産業上の利用分野】本発明は、カラーテレビ受像機チ
ューナ部等の選局装置における周波数シンセサイザ方式
の位相同期ループ回路およびＦＭ復調回路、ＡＭ同期検
波回路の位相同期ループ位相補償に関する。
ューナ部等の選局装置における周波数シンセサイザ方式
の位相同期ループ回路およびＦＭ復調回路、ＡＭ同期検
波回路の位相同期ループ位相補償に関する。
【０００２】
【従来の技術】位相比較器、フィルタ、電圧制御発振器
（以降、ＶＣＯと略す）、１／Ｎ分周器および基準信号
発振器からなる従来の位相同期ループ（以降、ＰＬＬと
略す）回路は、ＰＬＬ回路の周波数ロックした時点でそ
のＰＬＬ回路のループゲインおよび精度が決定する。す
なわち、ループゲインを小さくすると所定の周波数にロ
ックするまでのロックタイムは早くなるがＰＬＬ回路の
精度が劣り、また、ループゲインを大きくすると精度の
向上が認められるもののロックするまでのロックタイム
が長くなる等の問題がある。
（以降、ＶＣＯと略す）、１／Ｎ分周器および基準信号
発振器からなる従来の位相同期ループ（以降、ＰＬＬと
略す）回路は、ＰＬＬ回路の周波数ロックした時点でそ
のＰＬＬ回路のループゲインおよび精度が決定する。す
なわち、ループゲインを小さくすると所定の周波数にロ
ックするまでのロックタイムは早くなるがＰＬＬ回路の
精度が劣り、また、ループゲインを大きくすると精度の
向上が認められるもののロックするまでのロックタイム
が長くなる等の問題がある。
【０００３】
【発明が解決しようとする課題】本発明は上記従来例に
鑑みなされたもので、所定の周波数にロックするロック
タイムを早くし、しかも、ロックした後は高精度を実現
するＰＬＬ回路を提供するものである。
鑑みなされたもので、所定の周波数にロックするロック
タイムを早くし、しかも、ロックした後は高精度を実現
するＰＬＬ回路を提供するものである。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、信号の位相差に応じた電圧を出力する位相
比較器、適応形低域通過ループフィルタ、変換利得の異
なる複数の電圧制御発振器、１／Ｎ周波数分周器、位相
比較用基準信号発振器等の構成からなる位相同期ループ
回路であって、周波数引き込みの初期段階はループゲイ
ンを小さく、また、所定の時間経過した周波数引き込み
後はループゲインを大きくする前記電圧制御発振器の切
換手段を有する高速の周波数ロックと高精度な位相同期
ループ回路を提供するものである。
決するため、信号の位相差に応じた電圧を出力する位相
比較器、適応形低域通過ループフィルタ、変換利得の異
なる複数の電圧制御発振器、１／Ｎ周波数分周器、位相
比較用基準信号発振器等の構成からなる位相同期ループ
回路であって、周波数引き込みの初期段階はループゲイ
ンを小さく、また、所定の時間経過した周波数引き込み
後はループゲインを大きくする前記電圧制御発振器の切
換手段を有する高速の周波数ロックと高精度な位相同期
ループ回路を提供するものである。
【０００５】
【作用】以上のように構成したので、本発明によるＰＬ
Ｌ回路においては、同期引き込みの初期段階は変換利得
の小さいＶＣＯが接続され、所定の時間経過した同期引
き込み後は変換利得の大きいＶＣＯに切り換えること
で、ＰＬＬ回路が同期するまではループゲインを小さ
く、また、同期してからはループゲインを大きくしてＰ
ＬＬ回路の位相補償を行う。従って、ロックタイムは短
く、かつ、高精度なＰＬＬ回路動作を行う。
Ｌ回路においては、同期引き込みの初期段階は変換利得
の小さいＶＣＯが接続され、所定の時間経過した同期引
き込み後は変換利得の大きいＶＣＯに切り換えること
で、ＰＬＬ回路が同期するまではループゲインを小さ
く、また、同期してからはループゲインを大きくしてＰ
ＬＬ回路の位相補償を行う。従って、ロックタイムは短
く、かつ、高精度なＰＬＬ回路動作を行う。
【０００６】
【実施例】以下、図面に基づいて本発明によるＰＬＬ回
路の実施例を説明する。図１は本発明によるＰＬＬ回路
の一実施例を示す要部ブロック図である。図において、
１は２つの入力信号の位相差に応じた誤差電圧を出力す
る位相比較器、２は同位相比較器１出力の誤差電圧を平
滑して出力する適応形低域通過フィルタ（以降、ＬＰＦ
と略す）、３は入力電圧を変えることにより出力信号の
周波数を可変することのできる電圧−周波数変換利得の
小さいＶＣＯ、４は電圧−周波数変換利得の大きいＶＣ
Ｏ、５はＶＣＯ３とＶＣＯ４の出力信号を選択する切換
スイッチ、６は切換スイッチ５選択のＶＣＯ３またはＶ
ＣＯ４の出力信号の周波数を１／Ｎに分周帰還して前記
位相比較器１の一方に入力する分周器、７は前記位相比
較器１の他方に入力する基準用の基準信号発振器、８は
ＰＬＬ回路の引き込み動作開始からＰＬＬ回路がロック
するまでの予め設定した所要時間Ｔ（例えば５０mSec）
を計数して信号を出力するタイマー、９は安定したＰＬ
Ｌ回路出力信号10を出力する次段（図示せず）との結合
用緩衝増幅器である。
路の実施例を説明する。図１は本発明によるＰＬＬ回路
の一実施例を示す要部ブロック図である。図において、
１は２つの入力信号の位相差に応じた誤差電圧を出力す
る位相比較器、２は同位相比較器１出力の誤差電圧を平
滑して出力する適応形低域通過フィルタ（以降、ＬＰＦ
と略す）、３は入力電圧を変えることにより出力信号の
周波数を可変することのできる電圧−周波数変換利得の
小さいＶＣＯ、４は電圧−周波数変換利得の大きいＶＣ
Ｏ、５はＶＣＯ３とＶＣＯ４の出力信号を選択する切換
スイッチ、６は切換スイッチ５選択のＶＣＯ３またはＶ
ＣＯ４の出力信号の周波数を１／Ｎに分周帰還して前記
位相比較器１の一方に入力する分周器、７は前記位相比
較器１の他方に入力する基準用の基準信号発振器、８は
ＰＬＬ回路の引き込み動作開始からＰＬＬ回路がロック
するまでの予め設定した所要時間Ｔ（例えば５０mSec）
を計数して信号を出力するタイマー、９は安定したＰＬ
Ｌ回路出力信号10を出力する次段（図示せず）との結合
用緩衝増幅器である。
【０００７】次に、本発明によるＰＬＬ回路の動作を説
明する。まず、電源オン、入力信号の切り換え、ＰＬＬ
回路の同期外れ等が検出されると、切換スイッチ５は変
換利得の小さいＶＣＯ３の側を選択して同期引き込み動
作に入ると共に、タイマー８をセットする。そして、タ
イマー８は時間Ｔが経過すると信号を出力して切換スイ
ッチ５を変換利得の大きいＶＣＯ４の側に切り換える。
ここで時間Ｔは、同期引き込み動作の開始から同期引き
込み完了に要する所要時間に所定の余裕をみて設定して
おく。従って、同期引き込み動作の開始から同期引き込
み完了まではループゲインが小さく、同期引き込み完了
後はループゲインが大きくなってＰＬＬ回路の精度は向
上する。
明する。まず、電源オン、入力信号の切り換え、ＰＬＬ
回路の同期外れ等が検出されると、切換スイッチ５は変
換利得の小さいＶＣＯ３の側を選択して同期引き込み動
作に入ると共に、タイマー８をセットする。そして、タ
イマー８は時間Ｔが経過すると信号を出力して切換スイ
ッチ５を変換利得の大きいＶＣＯ４の側に切り換える。
ここで時間Ｔは、同期引き込み動作の開始から同期引き
込み完了に要する所要時間に所定の余裕をみて設定して
おく。従って、同期引き込み動作の開始から同期引き込
み完了まではループゲインが小さく、同期引き込み完了
後はループゲインが大きくなってＰＬＬ回路の精度は向
上する。
【０００８】
【発明の効果】以上のように本発明は、位相比較器、適
応形フィルタ、ＶＣＯ、１／Ｎ周波数分周器、基準信号
発振器等からなるＰＬＬ回路において、変換利得の異な
る前記電圧制御発振器を複数具備し、同期するまでは変
換利得の小さいＶＣＯを選択し、所定の時間経過後は変
換利得の大きい他のＶＣＯに切り換えることで所定の周
波数にロックするまでのロックタイムを短くし、しか
も、高精度のＰＬＬ回路を構成することができる。
応形フィルタ、ＶＣＯ、１／Ｎ周波数分周器、基準信号
発振器等からなるＰＬＬ回路において、変換利得の異な
る前記電圧制御発振器を複数具備し、同期するまでは変
換利得の小さいＶＣＯを選択し、所定の時間経過後は変
換利得の大きい他のＶＣＯに切り換えることで所定の周
波数にロックするまでのロックタイムを短くし、しか
も、高精度のＰＬＬ回路を構成することができる。
【図１】本発明によるＰＬＬ回路の一実施例を示す要部
ブロック図である。
ブロック図である。
１ 位相比較器 ２ 適応形低域通過フィルタ ３ 電圧制御発振器 ４ 電圧制御発振器 ５ 切換スイッチ ６ 分周器 ７ 基準信号発振器 ８ タイマー ９ 緩衝増幅器
Claims (1)
- 【請求項１】 信号の位相差に応じた電圧を出力する位
相比較器、適応形低域通過ループフィルタ、変換利得の
異なる複数の電圧制御発振器、１／Ｎ周波数分周器、位
相比較用基準信号発振器等の構成からなる位相同期ルー
プ回路であって、周波数引き込みの初期段階はループゲ
インを小さく、また、所定時間経過した周波数引き込み
後はループゲインを大きくする前記電圧制御発振器の切
換手段を有する高速の周波数ロックと高精度とを特徴と
する位相同期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4193680A JPH0638116A (ja) | 1992-07-21 | 1992-07-21 | 位相同期ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4193680A JPH0638116A (ja) | 1992-07-21 | 1992-07-21 | 位相同期ループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0638116A true JPH0638116A (ja) | 1994-02-10 |
Family
ID=16312005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4193680A Pending JPH0638116A (ja) | 1992-07-21 | 1992-07-21 | 位相同期ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638116A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631590A (en) * | 1994-11-04 | 1997-05-20 | Fujitsu Limited | Synchronized clock signal regenerating circuit |
| US7548126B2 (en) | 2004-12-17 | 2009-06-16 | Nec Corporation | Phase locked loop circuit and control method thereof |
-
1992
- 1992-07-21 JP JP4193680A patent/JPH0638116A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631590A (en) * | 1994-11-04 | 1997-05-20 | Fujitsu Limited | Synchronized clock signal regenerating circuit |
| US7548126B2 (en) | 2004-12-17 | 2009-06-16 | Nec Corporation | Phase locked loop circuit and control method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0795072A (ja) | 位相同期発振回路 | |
| JPH02109486A (ja) | 自動周波数切替装置 | |
| JPH03224322A (ja) | 選局回路 | |
| JPH0638116A (ja) | 位相同期ループ回路 | |
| JPH02180473A (ja) | キード型同期検波回路 | |
| US6628345B1 (en) | Automatic frequency tuning circuit | |
| JP2000148281A (ja) | クロック選択回路 | |
| JP2704000B2 (ja) | 位相同期ループ回路 | |
| JPH06276089A (ja) | Ｐｌｌ回路 | |
| JP2790564B2 (ja) | 周波数シンセサイザ | |
| JPH0964732A (ja) | 同期クロック生成回路 | |
| JPH06291644A (ja) | Ｐｌｌ回路 | |
| JP2601096B2 (ja) | 周波数シンセサイザ | |
| JPH04348616A (ja) | 位相同期ループ回路 | |
| JP2002009618A (ja) | Ｐｌｌ回路を用いた公称周波数の生成方法およびｐｌｌ回路 | |
| JPH03101311A (ja) | 位相同期発振回路 | |
| JP3504153B2 (ja) | Ｐｌｌ回路 | |
| JPH08237123A (ja) | 位相同期回路 | |
| JPH06152457A (ja) | Ｐｌｌ選局装置 | |
| JP2622759B2 (ja) | Ｐｌｌ回路 | |
| JP2903797B2 (ja) | 位相同期受信機 | |
| JP2001077690A (ja) | クロック供給装置及び方法 | |
| JPH05284017A (ja) | Ｐｌｌ回路 | |
| JPH06152458A (ja) | Ｐｌｌ選局装置 | |
| JP2003051745A (ja) | Ｐｌｌ回路 |