JP2000148281A - クロック選択回路 - Google Patents
クロック選択回路Info
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Abstract
(57)【要約】
【課題】 選択対象のクロックを切り替える際に、出力
されるクロックの位相飛びを小さく抑えることのできる
クロック選択回路を提供すること。 【解決手段】 ＰＬＬ(Phase Locked Loop)１，２によ
り、クロック１０１，１０２をそれぞれ受信し、該クロ
ックをＮ倍に逓倍する。選択器３は、逓倍されたクロッ
ク２０１，２０２を入力し、外部からの選択信号１００
に基づきクロック２０１，２０２のいずれかを選択す
る。分周器４は、選択されたクロックを入力し、これを
Ｎ分の１に分周してクロック４００を出力する。
されるクロックの位相飛びを小さく抑えることのできる
クロック選択回路を提供すること。 【解決手段】 ＰＬＬ(Phase Locked Loop)１，２によ
り、クロック１０１，１０２をそれぞれ受信し、該クロ
ックをＮ倍に逓倍する。選択器３は、逓倍されたクロッ
ク２０１，２０２を入力し、外部からの選択信号１００
に基づきクロック２０１，２０２のいずれかを選択す
る。分周器４は、選択されたクロックを入力し、これを
Ｎ分の１に分周してクロック４００を出力する。
Description
【０００１】
【発明の属する技術分野】この発明は、複数系統のクロ
ックの中から１つを選択して出力するためのクロック選
択回路に関する。
ックの中から１つを選択して出力するためのクロック選
択回路に関する。
【０００２】
【従来の技術】従来、複数系統のクロックの中から１つ
を選択する場合、選択器が用いられるのが通例である。
この選択器は、例えば、複数の入力端子と１つの出力端
子とを有し、外部の選択信号に基づいて、複数の入力端
子と１つの出力端子との間の接続状態を切り替えるよう
に構成されている。
を選択する場合、選択器が用いられるのが通例である。
この選択器は、例えば、複数の入力端子と１つの出力端
子とを有し、外部の選択信号に基づいて、複数の入力端
子と１つの出力端子との間の接続状態を切り替えるよう
に構成されている。
【０００３】
【発明が解決しようとする課題】ところで、周波数や位
相が異なる複数系統のクロックを受信して選択器により
選択する場合、各クロック間の位相差に起因して、選択
器の切り替え時にクロックの位相飛びが発生する。この
ようにクロックの急激な位相飛びが発生すると、選択器
により選択されたクロックに同期して動作する後段の回
路は、同期がとれなくなって誤動作を起こし、この回路
の動作に悪影響を与えるという問題があった。
相が異なる複数系統のクロックを受信して選択器により
選択する場合、各クロック間の位相差に起因して、選択
器の切り替え時にクロックの位相飛びが発生する。この
ようにクロックの急激な位相飛びが発生すると、選択器
により選択されたクロックに同期して動作する後段の回
路は、同期がとれなくなって誤動作を起こし、この回路
の動作に悪影響を与えるという問題があった。
【０００４】この発明は、上記事情に鑑みてなされたも
ので、選択対象のクロックを切り替える際に、出力され
るクロックの位相飛びを小さく抑えることのできるクロ
ック選択回路を提供することを目的とする。
ので、選択対象のクロックを切り替える際に、出力され
るクロックの位相飛びを小さく抑えることのできるクロ
ック選択回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決達成する
ため、この発明は以下の構成を有する。すなわち、請求
項１のかかる発明は、複数系統のクロックをそれぞれ受
信し、該複数系統のクロックをＮ倍（Ｎは正の整数）に
逓倍する複数のクロック逓倍手段と、前記複数のクロッ
ク逓倍手段により逓倍された複数のクロックを入力し、
外部からの選択信号に基づき該複数のクロックのいずれ
かを選択するクロック選択手段と、前記クロック選択手
段により選択されたクロックを入力し、これをＮ分の１
に分周するクロック分周手段と、を備えたことを特徴と
する。
ため、この発明は以下の構成を有する。すなわち、請求
項１のかかる発明は、複数系統のクロックをそれぞれ受
信し、該複数系統のクロックをＮ倍（Ｎは正の整数）に
逓倍する複数のクロック逓倍手段と、前記複数のクロッ
ク逓倍手段により逓倍された複数のクロックを入力し、
外部からの選択信号に基づき該複数のクロックのいずれ
かを選択するクロック選択手段と、前記クロック選択手
段により選択されたクロックを入力し、これをＮ分の１
に分周するクロック分周手段と、を備えたことを特徴と
する。
【０００６】この発明によれば、入力クロックはＮ倍に
逓倍され、クロックの１周期がＮ分の１となる。そし
て、この逓倍されたクロックを分周してクロックが再生
される。したがって、分周する際には、逓倍されたクロ
ックの１周期分の誤差の範囲内でクロックが再生され
る。これにより、選択対象のクロックを切り替える際
に、出力されるクロックの位相飛びを小さく抑えること
が可能となる。
逓倍され、クロックの１周期がＮ分の１となる。そし
て、この逓倍されたクロックを分周してクロックが再生
される。したがって、分周する際には、逓倍されたクロ
ックの１周期分の誤差の範囲内でクロックが再生され
る。これにより、選択対象のクロックを切り替える際
に、出力されるクロックの位相飛びを小さく抑えること
が可能となる。
【０００７】請求項２にかかる発明は、前記クロック分
周手段から出力されたクロックに同期させて、該クロッ
クと同一周波数のクロックを生成するクロック生成手段
をさらに備えたことを特徴とする。請求項３にかかる発
明は、前記複数のクロック逓倍手段が、入力されるクロ
ックに同期させて該クロックをＮ倍に逓倍することを特
徴とする。
周手段から出力されたクロックに同期させて、該クロッ
クと同一周波数のクロックを生成するクロック生成手段
をさらに備えたことを特徴とする。請求項３にかかる発
明は、前記複数のクロック逓倍手段が、入力されるクロ
ックに同期させて該クロックをＮ倍に逓倍することを特
徴とする。
【０００８】請求項４にかかる発明は、前記複数のクロ
ック逓倍手段が、参照信号と入力されるクロックとの位
相を比較してこれらの位相差に応じた電圧信号を発生す
る電圧信号発生部と、前記電圧信号に応じた周波数のク
ロックを発生する電圧制御発振器と、前記電圧制御発振
器から出力されたクロックをＮ分の１に分周して前記参
照信号として出力する分周器と、を備えたことを特徴と
する。
ック逓倍手段が、参照信号と入力されるクロックとの位
相を比較してこれらの位相差に応じた電圧信号を発生す
る電圧信号発生部と、前記電圧信号に応じた周波数のク
ロックを発生する電圧制御発振器と、前記電圧制御発振
器から出力されたクロックをＮ分の１に分周して前記参
照信号として出力する分周器と、を備えたことを特徴と
する。
【０００９】すなわち、請求項１から４の発明は、選択
器により複数系統のクロックから一つを選択するクロッ
ク選択回路おいて、各々の入力クロック受信部にＰＬＬ
(Phase Locked Loop)を配置して、クロックのリカバリ
ーを行う機能を備え、選択器の切り替え時には切り替え
た前後のクロックの位相差を吸収して、急激な位相飛び
のないクロックを出力するようにしたものである。
器により複数系統のクロックから一つを選択するクロッ
ク選択回路おいて、各々の入力クロック受信部にＰＬＬ
(Phase Locked Loop)を配置して、クロックのリカバリ
ーを行う機能を備え、選択器の切り替え時には切り替え
た前後のクロックの位相差を吸収して、急激な位相飛び
のないクロックを出力するようにしたものである。
【００１０】
【発明の実施の形態】以下、図面を参照して、この発明
にかかる実施の形態を説明する。この実施の形態にかか
るクロック選択回路は、複数系統のクロックを受信して
クロックの切り替え機能を有するシステムに適用され、
ＰＬＬ(Phase Locked Loop)によるクロックリカバリー
機能を備えることにより、クロックの切り替え前後での
クロックの位相差に起因して発生する出力クロックの位
相飛びを最小限に抑え込むものである。
にかかる実施の形態を説明する。この実施の形態にかか
るクロック選択回路は、複数系統のクロックを受信して
クロックの切り替え機能を有するシステムに適用され、
ＰＬＬ(Phase Locked Loop)によるクロックリカバリー
機能を備えることにより、クロックの切り替え前後での
クロックの位相差に起因して発生する出力クロックの位
相飛びを最小限に抑え込むものである。
【００１１】実施の形態１．図１に、２系統の入力クロ
ック１０１，１０２から一方を選択する場合を例とし
て、実施の形態１にかかるクロック選択回路の構成例を
示す。同図において、ＰＬＬ(Phase Locked Loop)１お
よび２は、クロック１０１，１０２をそれぞれ受信し、
このクロックをＮ倍（Ｎは正の整数）に逓倍するクロッ
ク逓倍手段を構成する。また、選択器３は、ＰＬＬ１お
よびＰＬＬ２によりそれぞれ逓倍されたクロックを入力
し、外部からの選択信号１００に基づきいずれかを選択
するクロック選択手段を構成する。さらに、分周器４
は、選択器３により選択されたクロックを入力し、これ
をＮ分の１に分周してクロック１０１，１０２と同じ周
波数に戻すためのクロック分周手段を構成する。
ック１０１，１０２から一方を選択する場合を例とし
て、実施の形態１にかかるクロック選択回路の構成例を
示す。同図において、ＰＬＬ(Phase Locked Loop)１お
よび２は、クロック１０１，１０２をそれぞれ受信し、
このクロックをＮ倍（Ｎは正の整数）に逓倍するクロッ
ク逓倍手段を構成する。また、選択器３は、ＰＬＬ１お
よびＰＬＬ２によりそれぞれ逓倍されたクロックを入力
し、外部からの選択信号１００に基づきいずれかを選択
するクロック選択手段を構成する。さらに、分周器４
は、選択器３により選択されたクロックを入力し、これ
をＮ分の１に分周してクロック１０１，１０２と同じ周
波数に戻すためのクロック分周手段を構成する。
【００１２】ここで、図２に、ＰＬＬ１およびＰＬＬ２
の詳細な構成を示す。同図に示すように、これらＰＬＬ
１およびＰＬＬ２は、後述する参照信号とクロック１０
１，１０２との位相を比較する位相比較器１０と、位相
比較器の出力信号から低域成分のみを通過させる低域通
過フィルタ１１と、低域通過フィルタの出力を増幅する
増幅器１２と、増幅器１２の出力信号の電圧に応じた周
波数のクロック２０１，２０２を出力する電圧制御発振
器１３と、クロック２０１，２０２をＮ分の１に分周し
て、これを参照信号として位相比較器１０に与える分周
器１４とから構成される。なお、位相比較器１０、低域
通過フィルタ１１、増幅器１２は、電圧信号発生器を構
成する。
の詳細な構成を示す。同図に示すように、これらＰＬＬ
１およびＰＬＬ２は、後述する参照信号とクロック１０
１，１０２との位相を比較する位相比較器１０と、位相
比較器の出力信号から低域成分のみを通過させる低域通
過フィルタ１１と、低域通過フィルタの出力を増幅する
増幅器１２と、増幅器１２の出力信号の電圧に応じた周
波数のクロック２０１，２０２を出力する電圧制御発振
器１３と、クロック２０１，２０２をＮ分の１に分周し
て、これを参照信号として位相比較器１０に与える分周
器１４とから構成される。なお、位相比較器１０、低域
通過フィルタ１１、増幅器１２は、電圧信号発生器を構
成する。
【００１３】以下、図３に示すタイミングチャートを参
照して、この実施形態の動作を説明する。なお、図３に
示す例では、クロック１０１とクロック１０２との間に
位相差Ａが存在する。仮に本発明を適用しないで従来の
選択器で切り替えを行うと、出力されるクロックにはこ
の位相差Ａだけの位相飛びが発生することｔなる。ま
た、この実施形態では、クロック１０１，１０２と、ク
ロック２０１，２０２との周波数を、１：８としてい
る。ただし、クロック飛びを小さくする観点から、クロ
ック２０１および２０２の周波数を充分に高く設定する
ことが望ましい。
照して、この実施形態の動作を説明する。なお、図３に
示す例では、クロック１０１とクロック１０２との間に
位相差Ａが存在する。仮に本発明を適用しないで従来の
選択器で切り替えを行うと、出力されるクロックにはこ
の位相差Ａだけの位相飛びが発生することｔなる。ま
た、この実施形態では、クロック１０１，１０２と、ク
ロック２０１，２０２との周波数を、１：８としてい
る。ただし、クロック飛びを小さくする観点から、クロ
ック２０１および２０２の周波数を充分に高く設定する
ことが望ましい。
【００１４】ＰＬＬ１は、クロック１０１を入力し、こ
の入力クロック１０１に同期させて、クロック１０１を
Ｎ倍に逓倍し、高周波のクロック２０１を生成する。す
なわち、クロック１０１は、このクロック１０１に同期
した高周波数のクロック２０１に変換される。同様に、
ＰＬＬ２は、クロック１０２を入力し、このクロック１
０２に同期した高周波数のクロック２０２に変換する。
の入力クロック１０１に同期させて、クロック１０１を
Ｎ倍に逓倍し、高周波のクロック２０１を生成する。す
なわち、クロック１０１は、このクロック１０１に同期
した高周波数のクロック２０１に変換される。同様に、
ＰＬＬ２は、クロック１０２を入力し、このクロック１
０２に同期した高周波数のクロック２０２に変換する。
【００１５】選択器３は、クロック２０１および２０２
を入力し、選択信号１０に基づき一方を選択し、クロッ
ク３００として出力する。分周器４は、クロック３００
を入力し、１／ｎに分周して、クロック４００を出力す
る。このクロック４００は、入力クロック１０１および
１０２と同じ周波数のクロックとなる。なお、この実施
形態では、選択信号１０がローレベルの場合にクロック
２０１をクロック３００として選択し、ハイレベルの場
合にクロック２０２をクロック３００として選択する。
を入力し、選択信号１０に基づき一方を選択し、クロッ
ク３００として出力する。分周器４は、クロック３００
を入力し、１／ｎに分周して、クロック４００を出力す
る。このクロック４００は、入力クロック１０１および
１０２と同じ周波数のクロックとなる。なお、この実施
形態では、選択信号１０がローレベルの場合にクロック
２０１をクロック３００として選択し、ハイレベルの場
合にクロック２０２をクロック３００として選択する。
【００１６】ここで、時刻ｔ０において、選択信号１０
０が切り替わり、クロック２０１を選択している状態か
らクロック２０２を選択する状態に遷移すると、分周器
４は、クロック２０２を分周してクロック４００を出力
する。ここで、仮にクロック２０１をそのまま選択した
場合、図３において、時刻ｔ０からクロック２０１の４
つ目のハイエッジでクロック４００がハイレベルに遷移
する。
０が切り替わり、クロック２０１を選択している状態か
らクロック２０２を選択する状態に遷移すると、分周器
４は、クロック２０２を分周してクロック４００を出力
する。ここで、仮にクロック２０１をそのまま選択した
場合、図３において、時刻ｔ０からクロック２０１の４
つ目のハイエッジでクロック４００がハイレベルに遷移
する。
【００１７】ところが、選択器３により時刻ｔ０でクロ
ック２０２が選択されるので、クロック４００は、時刻
ｔ０からクロック２０２の４つ目のハイエッジでクロッ
ク４００がハイレベルに遷移する。この結果、クロック
４００の位相飛びはクロック３００の半周期分（位相差
Ｂ）に抑えられる。
ック２０２が選択されるので、クロック４００は、時刻
ｔ０からクロック２０２の４つ目のハイエッジでクロッ
ク４００がハイレベルに遷移する。この結果、クロック
４００の位相飛びはクロック３００の半周期分（位相差
Ｂ）に抑えられる。
【００１８】この実施の形態１では、クロック２０１と
クロック２０２との位相差が半周期分となっているの
で、最大でもクロック２０１およびクロック２０２の半
周期分の位相飛びに抑えられる。この位相飛びによる位
相差Ｂは、クロック２０１とクロック２０１の位相差に
よるもので、仮に、クロック２０１とクロック２０２と
の位相差が任意であったとしても、位相飛びはクロック
２０１およびクロック２０２の１周期分に抑えられる。
クロック２０２との位相差が半周期分となっているの
で、最大でもクロック２０１およびクロック２０２の半
周期分の位相飛びに抑えられる。この位相飛びによる位
相差Ｂは、クロック２０１とクロック２０１の位相差に
よるもので、仮に、クロック２０１とクロック２０２と
の位相差が任意であったとしても、位相飛びはクロック
２０１およびクロック２０２の１周期分に抑えられる。
【００１９】ここで、前述の従来技術では、位相飛びに
よる位相差Ａは、クロック１０１とクロック１０２との
位相差となり、クロック１０１とクロック１０２との位
相差が大きくなれば、位相飛びによる位相差Ａは比例し
て大きくなる。これに対して、この実施形態によれば、
位相飛びによる位相差Ｂは、ＰＬＬの発振周波数を高く
することにより、位相差Ａの大きさに関わらず任意の値
以下に抑えることが可能である。
よる位相差Ａは、クロック１０１とクロック１０２との
位相差となり、クロック１０１とクロック１０２との位
相差が大きくなれば、位相飛びによる位相差Ａは比例し
て大きくなる。これに対して、この実施形態によれば、
位相飛びによる位相差Ｂは、ＰＬＬの発振周波数を高く
することにより、位相差Ａの大きさに関わらず任意の値
以下に抑えることが可能である。
【００２０】この実施の形態１では、クロック２０１お
よび２０２の周波数が高くなるほど、位相飛びが小さく
抑えられる。そこで、クロック２０１およびクロック２
０２の周波数がクロック１０１およびおよびクロック１
０２よりも充分に高くなるように、ＰＬＬ１およびＰＬ
Ｌ２の回路構成が決定される。具体的には、図２に示す
分周器１４の分周比を大きくする。このように決定され
たクロック２０１および２０２の１周期分の時間が、本
実施形態にかかるクロック選択回路で抑え込むことがで
きる位相飛びの最大値になる。
よび２０２の周波数が高くなるほど、位相飛びが小さく
抑えられる。そこで、クロック２０１およびクロック２
０２の周波数がクロック１０１およびおよびクロック１
０２よりも充分に高くなるように、ＰＬＬ１およびＰＬ
Ｌ２の回路構成が決定される。具体的には、図２に示す
分周器１４の分周比を大きくする。このように決定され
たクロック２０１および２０２の１周期分の時間が、本
実施形態にかかるクロック選択回路で抑え込むことがで
きる位相飛びの最大値になる。
【００２１】実施の形態２．図４に、この発明の実施の
形態２にかかるクロック選択回路の構成を示す。同図に
示すように、このクロック選択回路は、前述の図１に示
す構成において、クロック生成手段としてのＰＬＬ(Pha
se Locked Loop)５を分周器４の後段にさらに設けて構
成される。
形態２にかかるクロック選択回路の構成を示す。同図に
示すように、このクロック選択回路は、前述の図１に示
す構成において、クロック生成手段としてのＰＬＬ(Pha
se Locked Loop)５を分周器４の後段にさらに設けて構
成される。
【００２２】このクロック選択回路によれば、上述の実
施の形態１と同様に動作して、クロック４００が生成さ
れた後、ＰＬＬ５により、クロック４００に同期させ
て、クロック４００と同一周波数のクロック４００Ａを
生成する。
施の形態１と同様に動作して、クロック４００が生成さ
れた後、ＰＬＬ５により、クロック４００に同期させ
て、クロック４００と同一周波数のクロック４００Ａを
生成する。
【００２３】ここで、ＰＬＬ５は、クロック４００と同
期したクロック４００Ａ生成する過程においてフィード
バック動作を伴う。このため、選択信号１００に基づき
クロックの選択が瞬時に切り替わったとしても、ＰＬＬ
５によりゆるやかに同期がとられる。これにより、単に
位相飛びを小さく抑え込む場合より、更になめらかに出
力クロック４００Ａの周波数変動を抑制することが可能
となる。
期したクロック４００Ａ生成する過程においてフィード
バック動作を伴う。このため、選択信号１００に基づき
クロックの選択が瞬時に切り替わったとしても、ＰＬＬ
５によりゆるやかに同期がとられる。これにより、単に
位相飛びを小さく抑え込む場合より、更になめらかに出
力クロック４００Ａの周波数変動を抑制することが可能
となる。
【００２４】以上説明した本実施形態にかかるクロック
選択回路によれば、クロック選択器の切り替えによるク
ロックの位相飛びを、入力クロックの位相差に関わらず
任意の値以下に小さく抑えることができる。
選択回路によれば、クロック選択器の切り替えによるク
ロックの位相飛びを、入力クロックの位相差に関わらず
任意の値以下に小さく抑えることができる。
【００２５】また、両系統のクロックの受信部にＰＬＬ
によるクロックリカバリーを設けたことにより、受信ク
ロックのノイズ的な周波数変動を吸収し、安定したクロ
ックを供給できる。また、逓倍・分周という過程を経る
ことで、クロックのデューティーの補正もできる。
によるクロックリカバリーを設けたことにより、受信ク
ロックのノイズ的な周波数変動を吸収し、安定したクロ
ックを供給できる。また、逓倍・分周という過程を経る
ことで、クロックのデューティーの補正もできる。
【００２６】これにより、選択器の切り替えが行われた
際に生じる出力クロックの位相飛びを、ＰＬＬ１または
ＰＬＬ２２が出力する周波数の高いクロックの１周期分
に抑えることができ、しかも、各入力クロックの位相差
が選択器３の出力クロックに影響を与えることはない。
際に生じる出力クロックの位相飛びを、ＰＬＬ１または
ＰＬＬ２２が出力する周波数の高いクロックの１周期分
に抑えることができ、しかも、各入力クロックの位相差
が選択器３の出力クロックに影響を与えることはない。
【００２７】以上、この発明の実施の形態を説明した
が、この発明は、この実施形態に限られるものではな
く、この発明の要旨を逸脱しない範囲の設計変更等があ
っても本発明に含まれる。例えば、ＰＬＬ１およびＰＬ
Ｌ２からそれぞれ出力されるクロック２０１とクロック
２０２は互いに半周期分だけ位相がずれているものとし
たが、これに限定されることなく、それぞれのクロック
が任意の周波数、任意の位相を有するものであってもよ
い。また、上述の各実施の形態では、２系統のクロック
信号を入力するものとしたが、これに限定されることな
く、任意の数のクロックを入力して選択するものとして
もよい。
が、この発明は、この実施形態に限られるものではな
く、この発明の要旨を逸脱しない範囲の設計変更等があ
っても本発明に含まれる。例えば、ＰＬＬ１およびＰＬ
Ｌ２からそれぞれ出力されるクロック２０１とクロック
２０２は互いに半周期分だけ位相がずれているものとし
たが、これに限定されることなく、それぞれのクロック
が任意の周波数、任意の位相を有するものであってもよ
い。また、上述の各実施の形態では、２系統のクロック
信号を入力するものとしたが、これに限定されることな
く、任意の数のクロックを入力して選択するものとして
もよい。
【００２８】
【発明の効果】以上説明したように、この発明によれば
以下の効果を得ることができる。すなわち、請求項１に
かかる発明によれば、複数系統のクロックをそれぞれ受
信し、該複数系統のクロックをＮ倍に逓倍し、外部から
の選択信号に基づき逓倍された複数のクロックのいずれ
かを選択し、これをＮ分の１に分周するようにしたの
で、選択対象のクロックを切り替える際に、出力される
クロックの位相飛びを小さく抑えることのできるクロッ
ク選択回路を実現できる。
以下の効果を得ることができる。すなわち、請求項１に
かかる発明によれば、複数系統のクロックをそれぞれ受
信し、該複数系統のクロックをＮ倍に逓倍し、外部から
の選択信号に基づき逓倍された複数のクロックのいずれ
かを選択し、これをＮ分の１に分周するようにしたの
で、選択対象のクロックを切り替える際に、出力される
クロックの位相飛びを小さく抑えることのできるクロッ
ク選択回路を実現できる。
【００２９】請求項２にかかる発明によれば、クロック
分周手段から出力されたクロックに同期させて、該クロ
ックと同一周波数のクロックを生成するようにすたの
で、クロックが瞬時に切り替わっても、出力クロックの
周波数変動を抑制することができる。
分周手段から出力されたクロックに同期させて、該クロ
ックと同一周波数のクロックを生成するようにすたの
で、クロックが瞬時に切り替わっても、出力クロックの
周波数変動を抑制することができる。
【００３０】請求項３にかかる発明によれば、クロック
逓倍手段により、入力クロックに同期させて該クロック
をＮ倍に逓倍するようにしたので、入力クロックのリカ
バリーを設定することが可能となる。
逓倍手段により、入力クロックに同期させて該クロック
をＮ倍に逓倍するようにしたので、入力クロックのリカ
バリーを設定することが可能となる。
【００３１】請求項４にかかる発明によれば、参照信号
と入力クロックとの位相を比較してこれらの位相差に応
じた電圧信号を発生し、前記電圧信号に応じた周波数の
クロックを発生し、このクロックをＮ分の１に分周して
前記参照信号として出力するようにしたので、入力クロ
ックに同期してＮ倍に逓倍されたクロックを得ることが
できる。
と入力クロックとの位相を比較してこれらの位相差に応
じた電圧信号を発生し、前記電圧信号に応じた周波数の
クロックを発生し、このクロックをＮ分の１に分周して
前記参照信号として出力するようにしたので、入力クロ
ックに同期してＮ倍に逓倍されたクロックを得ることが
できる。
【図１】 この発明の実施の形態１にかかるクロック選
択回路の構成を示すブロック図である。
択回路の構成を示すブロック図である。
【図２】 この発明の実施の形態１にかかるＰＬＬの構
成例を示すブロック図である。
成例を示すブロック図である。
【図３】 この発明の実施の形態１にかかるクロック選
択回路の動作を説明するためのタイミングチャートであ
る。
択回路の動作を説明するためのタイミングチャートであ
る。
【図４】 この発明の実施の形態２にかかるクロック選
択回路の構成を示すブロック図である。
択回路の構成を示すブロック図である。
１，２，５…ＰＬＬ、３…選択器、４，１４…分周器、
１０…位相比較器、１１…低域通過フィルタ、１２…増
幅器、１３…電圧制御発振器。
１０…位相比較器、１１…低域通過フィルタ、１２…増
幅器、１３…電圧制御発振器。
Claims (4)
- 【請求項１】 複数系統のクロックをそれぞれ受信し、
該複数系統のクロックをＮ倍に逓倍する複数のクロック
逓倍手段と、 前記複数のクロック逓倍手段により逓倍された複数のク
ロックを入力し、外部からの選択信号に基づき該複数の
クロックのいずれかを選択するクロック選択手段と、 前記クロック選択手段により選択されたクロックを入力
し、これをＮ分の１に分周するクロック分周手段と、 を備えたことを特徴とするクロック選択回路。 - 【請求項２】 前記クロック分周手段から出力されたク
ロックに同期させて、該クロックと同一周波数のクロッ
クを生成するクロック生成手段をさらに備えたことを特
徴とする請求項１に記載されたクロック選択回路。 - 【請求項３】 前記複数のクロック逓倍手段は、 入力されるクロックに同期させて該クロックをＮ倍に逓
倍することを特徴とする請求項１に記載されたクロック
選択回路。 - 【請求項４】 前記複数のクロック逓倍手段は、 参照信号と入力されるクロックとの位相を比較してこれ
らの位相差に応じた電圧信号を発生する電圧信号発生部
と、 前記電圧信号に応じた周波数のクロックを発生する電圧
制御発振器と、 前記電圧制御発振器から出力されたクロックをＮ分の１
に分周して前記参照信号として出力する分周器と、 を備えたことを特徴とする請求項１ないし請求項３のい
ずれかに記載されたクロック選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10322686A JP2000148281A (ja) | 1998-11-12 | 1998-11-12 | クロック選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10322686A JP2000148281A (ja) | 1998-11-12 | 1998-11-12 | クロック選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000148281A true JP2000148281A (ja) | 2000-05-26 |
Family
ID=18146496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10322686A Pending JP2000148281A (ja) | 1998-11-12 | 1998-11-12 | クロック選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000148281A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2818052A1 (fr) * | 2000-12-09 | 2002-06-14 | Zarlink Semiconductor Inc | Procede et dispositif de restauration d'horloge avec boucle a verrouillage de phase a entrees multiples pour commutation de reference sans a-coups |
| WO2003061129A1 (fr) * | 2002-01-16 | 2003-07-24 | Mitsubishi Denki Kabushiki Kaisha | Circuit generateur d'impulsions |
| JP2005143114A (ja) * | 2003-11-03 | 2005-06-02 | Heidelberger Druckmas Ag | クロック補間をするためのスイッチング回路 |
| JP2013097507A (ja) * | 2011-10-31 | 2013-05-20 | Ricoh Co Ltd | 半導体装置、電子機器及びクロック信号停止方法 |
| JP2019121927A (ja) * | 2018-01-05 | 2019-07-22 | 日本電波工業株式会社 | クロック切替え装置 |
-
1998
- 1998-11-12 JP JP10322686A patent/JP2000148281A/ja active Pending
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| US7088155B2 (en) | 2002-01-16 | 2006-08-08 | Mitsubishi Denki Kabushiki Kaisha | Clock generating circuit |
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| JP2019121927A (ja) * | 2018-01-05 | 2019-07-22 | 日本電波工業株式会社 | クロック切替え装置 |
| JP7083644B2 (ja) | 2018-01-05 | 2022-06-13 | 日本電波工業株式会社 | クロック切替え装置 |
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| Date | Code | Title | Description |
|---|---|---|---|
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