JP2007049345A - クロック生成回路 - Google Patents
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Abstract
【解決手段】 入力クロックCLK1とCLK2との切り替わり直後に第1及び第2の各基準分周回路16,17と第1及び第2の各比較分周回路19,20をそれぞれリセットすると共に、第1の選択回路15から出力された基準選択クロックSEL1と第2の選択回路18から出力された比較選択クロックSEL2にパルス信号Cをそれぞれ加えてPLL回路11に入力するようにした。
【選択図】 図1
Description
図4のクロック生成回路100において、第1入力基準クロック101、第2入力基準クロック102及び第3入力基準クロック103は、各分周回路121〜123に対応して入力され、各分周回路121〜123によって、同一周波数の基準分周クロック104〜106に変換され、クロック切替回路125にそれぞれ入力される。クロック切替回路125は、外部から入力されたクロック切替信号107に応じて、基準分周クロック104〜106の内から1つを排他的に選択し、基準分周信号108として出力する。
位相比較器126は、基準分周信号108と、電圧制御発振器127で生成された出力クロック110を分周回路124で分周した比較分周信号111との位相を比較し、該比較結果を電圧制御発振器127に出力する。電圧制御発振器127は、位相比較器126からの出力信号109に基づいて、出力クロック110の周波数を調整する。
図5において、クロック切替信号107が時刻T0でローレベルからハイレベルに変化し、クロック切替回路125は、基準分周クロック104から基準分周クロック105に切り替えて基準分周クロック105を基準分周信号108として出力する。また、クロック切替信号107がハイレベルになると、リセットパルス発生器128は、出力クロック110に同期して、出力クロック110と同じパルス幅のリセットパルス112を生成して出力し、各分周回路121〜124をそれぞれリセットする。
異常が発生した場合を示したタイミングチャートを図6と図7に示す。
図6は、基準分周クロック104がハイレベルで、基準分周クロック105がローレベルのときに、クロック切替信号107がハイレベルになった場合を示している。
クロック切替信号107がハイレベルになると、基準分周信号108は基準分周クロック104から基準分周クロック105に切り替わるため、時刻T0で基準分周信号108はローレベルになる。しかし、この時点では比較分周信号111はローレベルのままであることから、位相比較器126は出力クロック110の周波数が高いと判断し、電圧制御発振器127は、出力クロック110の発振周波数を高くするように制御する。この結果、リセットが解除された後の基準分周信号108と比較分周信号111の次の立ち下がりでも位相ズレが発生するという問題があった。
更に、従来はクロック切替回路125に入力する基準分周クロックはすべて同一周波数にしていたため、複数の入力基準クロックの周波数はある程度限定されたものしか使用できないという問題があった。
前記出力クロックに応じた周波数の比較クロックが前記基準クロックと位相が合うように前記出力クロックを生成するPLL回路と、
対応する前記入力クロックを該入力クロックに対応した分周比で分周して出力する各基準分周回路と、
入力された切替信号に応じて、該各基準分周回路からのそれぞれの出力信号の1つを排他的に選択し前記基準クロックとして前記PLL回路に出力する第1の選択回路と、
前記各入力クロックに対応した分周比で前記出力クロックを分周して出力する各比較分周回路と、
入力された前記切替信号に応じて、該各比較分周回路からのそれぞれの出力信号の1つを排他的に選択し前記比較クロックとして前記PLL回路に出力する第2の選択回路と、
外部からの制御信号に応じて前記切替信号を生成して出力する切替信号発生回路と、
該切替信号発生回路から切替信号が出力されると所定のパルス信号を生成して前記第1及び第2の各選択回路からそれぞれ出力された信号に加算するパルス信号生成回路と、
を備えるものである。
更に、所定の前記切替信号が入力されてから所定時間経過後に、選択する信号の切り替えを行うようにしたことから、切り替わり先の入力クロックの発振は通常停止させておき、切替信号が出力されてから発振を開始させることができるので、消費電力の削減が可能となり、PLL回路に安定したクロックの供給ができる。
第1の実施の形態.
図1は、本発明の第1の実施の形態におけるクロック生成回路の構成例を示した図である。
図1において、クロック生成回路1は、入力クロックCLK1及びCLK2を切り替えて基準クロックとし、該基準クロックに基づいて所定の周波数の出力クロックFoを生成して出力する。なお、本第1の実施の形態では、入力クロックが2つの場合の例にして説明するが、本発明は、これに限定するものではなく、入力クロックが複数ある場合に適用され、入力クロックの数に対応して基準分周回路と比較分周回路を設けることで対応することができる。
PLL回路11は、入力された基準クロックRと、入力された比較クロックVとの信号レベルの立ち下がりの位相を検出して、出力クロックFoの周波数(位相)を調節する。
第1及び第2の各基準分周回路16,17は、対応して入力された入力クロックCLK1,CLK2をそれぞれ分周し、基準分周クロックCLKN1及びCLKN2をそれぞれ生成する。なお、基準分周クロックCLKN1とCLKN2の周波数は異なっていてもよい。
第1及び第2の各分周回路19,20は、出力クロックFoをそれぞれ分周して比較分周クロックFoM1及びFoM2をそれぞれ生成し、第2の選択回路18にそれぞれ出力する。
第2の選択回路18は、後述する切替信号発生回路12から出力される切替信号Aに基づいて、比較分周クロックFoM1及びFoM2のいずれか一方を比較選択クロックSEL2として排他的に出力する。
また、第2の選択回路18から出力された比較選択クロックSEL2の周波数が、第1の選択回路15から出力された基準選択クロックSEL1の周波数と同一になるように、第1及び第2の各基準分周回路16,17と対応する第1及び第2の各比較分周回路19,20の分周比がそれぞれ設定されている。
図2では、入力クロックCLK1の周波数は12MHzであり、第1の基準分周回路16の分周比は1/375で、分周された基準分周クロックCLKN1の周波数は32kHzである。また、入力クロックCLK2の周波数は15.36MHzであり、第2の基準分周回路17の分周比は1/75で、分周された基準分周クロックCLKN2の周波数は204.8kHzである。
AND回路14には、切替信号Aと、切替信号Aを遅延回路13で遅延した遅延信号Bが入力されており、AND回路14の出力端からは、切替信号Aの立ち下りに同期して、遅延時間Tdと同じ時間幅のハイレベルのパルス信号Cが出力される。該パルス信号Cは、OR回路21で基準選択クロックSEL1に加算されて基準クロックRとしてPLL回路11に入力されると共に、OR回路22で比較選択クロックSEL2に加算され比較クロックVとしてPLL回路11に入力される。なお、遅延時間Tdは20nS程度の極めて短い時間に設定している。
外部の制御回路の指示に応じて、時刻T0で切替信号Aがハイレベルになると同時に、次に選択される入力クロックCLK2が入力されて信号レベルが立ち上がる。切替信号Aのパルス幅Tsは、次に選択される入力クロックが入力されて信号レベルが立ち上がってから周波数が安定するまでの時間よりも長くなるように設定されている。
図3において、時刻T1で、第1の選択回路15から出力される基準選択クロックSEL1が基準分周クロックCLKN1からCLKN2に、第2の選択回路18から出力される比較選択クロックSEL2が比較分周クロックFoM1からFoM2にそれぞれ切り替わる。また、時刻T1でローレベルのリセットパルスRSTが出力されるため、すべての分周回路、すなわち第1及び第2の各基準分周回路16,17並びに第1及び第2の各比較分周回路19,20の各出力信号はそれぞれローレベルになり、切り替わり直後の基準選択クロックSEL1と比較選択クロックSEL2はそれぞれローレベルになる。
11 PLL回路
12 切替信号発生回路
13 遅延回路
14 AND回路
15 第1の選択回路
16 第1の基準分周回路
17 第2の基準分周回路
18 第2の選択回路
19 第1の比較分周回路
20 第2の比較分周回路
21,22 OR回路
Claims (6)
- 複数の入力クロックの1つを選択し、該選択した基準クロックを基準にして所定の周波数の出力クロックを生成して出力するクロック生成回路において、
前記出力クロックに応じた周波数の比較クロックが前記基準クロックと位相が合うように前記出力クロックを生成するPLL回路と、
対応する前記入力クロックを該入力クロックに対応した分周比で分周して出力する各基準分周回路と、
入力された切替信号に応じて、該各基準分周回路からのそれぞれの出力信号の1つを排他的に選択し前記基準クロックとして前記PLL回路に出力する第1の選択回路と、
前記各入力クロックに対応した分周比で前記出力クロックを分周して出力する各比較分周回路と、
入力された前記切替信号に応じて、該各比較分周回路からのそれぞれの出力信号の1つを排他的に選択し前記比較クロックとして前記PLL回路に出力する第2の選択回路と、
外部からの制御信号に応じて前記切替信号を生成して出力する切替信号発生回路と、
該切替信号発生回路から切替信号が出力されると所定のパルス信号を生成して前記第1及び第2の各選択回路からそれぞれ出力された信号に加算するパルス信号生成回路と、
を備えることを特徴とするクロック生成回路。 - 前記各基準分周回路及び各比較分周回路は、第1及び第2の各選択回路に対して選択する信号の切り替えを指示する前記外部の制御信号が入力されると所定のリセット信号が入力され、カウント動作を停止して該カウント値を所定の初期値に戻すリセット動作を行い、前記切替信号発生回路は、該所定のリセット信号が入力されている間に、前記パルス信号生成回路が前記所定のパルス信号を生成して前記第1及び第2の各選択回路からそれぞれ出力された信号に加算するように、前記外部からの制御信号が入力されることを特徴とする請求項1記載のクロック生成回路。
- 前記所定のパルス信号は、前記所定のリセット信号が入力されている時間未満のパルス幅を有するハイレベルの信号であることを特徴とする請求項2記載のクロック生成回路。
- 前記各基準分周回路は、対応して入力された前記入力クロックごとに異なる分周比でそれぞれ分周することを特徴とする請求項1、2又は3記載のクロック生成回路。
- 前記第1及び第2の各選択回路は、所定の前記切替信号が入力されてから所定時間経過後に、選択する信号の切り替えを行うことを特徴とする請求項1、2、3又は4記載のクロック生成回路。
- 前記第1及び第2の各選択回路に対して選択する信号の切り替えを指示する前記外部の制御信号が入力されると共に、前記第1の選択回路が選択する信号に対応する前記入力クロックが入力され、前記所定時間は、該外部の制御信号が入力されてから該入力クロックの周波数が安定するまでに要する時間以上であることを特徴とする請求項5記載のクロック生成回路。
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