CN1913720A

CN1913720A - 时钟脉冲生成电路

Info

Publication number: CN1913720A
Application number: CN 200610109199
Authority: CN
Inventors: 杉浦义信; 松岛诚
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2005-08-09
Filing date: 2006-08-09
Publication date: 2007-02-14
Anticipated expiration: 2026-08-09
Also published as: CN1913720B; JP2007049345A; JP4520380B2

Abstract

本发明的目的是提供一种具有PLL回路的时钟脉冲生成电路，在该电路中，在时钟脉冲切换时，不管当时的基准分频时钟脉冲和切换后的基准分频时钟脉冲的水平以及比较分频信号的信号水平如何，都可以回避时钟脉冲切换时的异常的发生，进而，对输入基准分频时钟脉冲所能用的频率的限制也可以得到显著的缓和。本发明的技术方案是在输入时钟脉冲CLK1和CLK2被切换后，马上就使第1基准分频电路16、第2基准分频电路17、第1比较分频电路19以及第2比较分频电路20复位。同时，分别在从第1选择电路15输出基准选择时钟脉冲SEL1和从第2选择电路18输出的比较选择时钟脉冲SEL2上叠加上脉冲信号C，然后将其输入到PLL回路中。

Description

时钟脉冲生成电路

技术领域

本发明涉及一种具有PLL(Phase Lock Loop)电路的时钟脉冲(Clock)生成电路，其中在复数的输入时钟脉冲中进行切换选择，将选择的时钟脉冲作为基准时钟脉冲，并且基于该基准时钟脉冲生成预定频率的时钟脉冲而输出。

背景技术

图4是说明先有技术的例子的方框图(例如特开平7-170584)。图5是表示附图4的各信号的波形的时机图。

在图4表示的时钟脉冲生成电路100中，第1输入基准时钟脉冲101，第2输入基准时钟脉冲102以及第3输入基准时钟脉冲103，分别输入对应的各分频电路121-123，并通过各分频电路121-123被变换成同一频率的基准分频时钟脉冲104-106，然后将它们分别输入到时钟脉冲切换电路125。时钟脉冲切换电路125根据从外部输入的时钟脉冲切换信号107，从基准分频信号104-106中，排他性地选择其中之一，并将其作为基准分频信号108而输出。

在相位比较器126，将基准分频信号108与比较分频信号111进行相位比较，并将比较结果送到电压控制震荡器127。该比较分频信号111是将在电压控制震荡器127中生成的输出时钟脉冲110在分频电路124中进行了分频的而得到的。电压控制震荡器127依据相位比较器126的输出信号109，对输出时钟脉冲110的频率进行调整。

下面，参照图5，对通过切换电路125使基准分频时钟脉冲104切换为基准分频时钟脉冲105而加以输出的运作进行说明。

在图5中，时钟脉冲切换信号107在时刻T0从低水平变为高水平，时钟脉冲切换电路125从基准分频时钟脉冲104切换到基准分频时钟脉冲105，并且将基准分频时钟脉冲105作为基准分频信号108加以输出。另外，时钟脉冲切换信号107一变为高水平，就会在复位脉冲发生器128中，产生出与输出时钟脉冲110同步，并且其脉冲宽度与输出时钟脉冲110相同的复位脉冲112并加以输出，由此使分频电路121-124分别复位。

在时钟脉冲切换信号107变为高水平时的基准分频时钟脉冲104的信号水平与基准分频时钟脉冲105的信号水平都处于高水平，所以，就如图5中的有切换的比较分频信号111以及基准分频信号108所示的那样，它们都被复位脉冲112从高水平复位到低水平，这样，它们下降的相位变得一致。进一步，由于复位脉冲112回到低水平，复位被解除。此后，各分频电路121-124进行计数，复位后的比较分频信号111和基准分频信号108的下降的相位一致，从而不会发生伴随着基准时钟脉冲的切换而发生的异常。

但是，在基准分频时钟脉冲104和基准分频时钟脉冲105的作用不相同的场合，基准分频时钟脉冲104和基准分频时钟脉冲105的频率是不同的。在时钟脉冲切换信号107变为高水平时，如基准分频信号108和比较分频信号111的信号水平不同，就会发生伴随着基准时钟脉冲的切换的异常。

图6以及图7是说明异常发生场合的时机的图。

图6表示了基准分频时钟脉冲104为高水平且基准分频时钟脉冲105为低水平时，时钟脉冲切换信号107变为高水平时的情况。

在时钟脉冲切换信号107马上就要变为高水平时，有切换的比较分频信号111和有切换的基准分频信号108都处于高水平。在时刻T0时，时钟脉冲切换信号107一变为高水平，虽然此时的时钟脉冲切换电路125切换成基准分频时钟脉冲105、并输出作为基准分频信号108，但是，在此时点，由于基准分频时钟脉冲105为低水平，由此有切换的基准分频信号108也就处于低水平。另一方面，复位脉冲112变为高水平之前，有切换的比较分频信号111处于高水平，由此，有切换的基准分频信号108和有切换的比较分频信号111的下降之间就会产生相位差。由此，相位比较器126就会判断输出时钟脉冲110的频率应是低的，由此，电压控制震荡器127就会进行控制，使输出时钟脉冲110的频率变低。其结果是，即使是复位解除后的基准分频信号108和比较分频信号111的下一个下降也会发生相位差。

另一方面，图7表示了基准分频时钟脉冲104和比较分频信号111的作用不同，且基准分频时钟脉冲104为高水平而比较分频信号111为低水平时，时钟脉冲切换信号107变为高水平的情况。

时钟脉冲切换信号107一变为高水平，由于基准分频信号108从基准分频时钟脉冲104切换为基准分频时钟脉冲105，在时刻T0，基准分频信号108变为低水平。但是，由于在此时点比较分频信号111一直为低水平，所以相位比较器126判断输出时钟脉冲110的频率应为高，依次而进行控制，使输出时钟脉冲110的频率变高。其结果是，即使是复位解除后的基准分频信号108和比较分频信号111的下一个下降也会发生相位差。

这种现象，在基准分频时钟脉冲104-106的频率不同的场合也会发生。

进而，在先有技术中，由于输入到时钟脉冲切换电路125的基准分频时钟脉冲都被转换成同一频率，所以复数的输入基准时钟脉冲的可用的频率会在某种程度上受到限制。

本发明就是为了解决以上问题而产生的。本发明的目的是提供一种具有PLL回路的时钟脉冲生成电路。在该电路中，在时钟脉冲切换时，不管当时的基准分频时钟脉冲、切换后的基准分频时钟脉冲的水平以及比较分频信号的信号水平如何，都可以回避时钟脉冲切换时的异常的发生，进而，对输入基准分频时钟脉冲所能用的频率的限制也可以得到显著的缓和。

发明的内容

本发明的时钟脉冲生成电路的内容如下：

一种时钟脉冲生成电路，其中，从复数的输入时钟脉冲中选择其一，将其作为基准时钟脉冲，以该被选择的基准时钟脉冲为基准生成并输出具有预定频率的输出时钟脉冲，该时钟脉冲生成电路包括

PLL回路，用于生成输出时钟脉冲，并且具有基于所述输出时钟脉冲的频率的比较时钟脉冲的相位与所述基准时钟脉冲的相位一致；

基准分频电路，用于以与对应的所述输入时钟脉冲相对应的分频比，对所述输入时钟脉冲进行分频并加以输出；

第1选择电路，用于根据输入的切换信号，从各基准分频电路输出的各输出信号中排他性地选择一个信号，并将其作为所述基准时钟脉冲向所述PLL回路输出；

比较分频电路，用于以与所述的各输入时钟脉冲相对应的分频比，对所述输出时钟脉冲进行分频并且加以输出；

第2选择电路，用于根据输入的切换信号，从各比较分频电路输出的各输出信号中排他性地选择一个，并将其作为所述比较时钟脉冲向所述PLL电路输出；

切换信号生成电路，用于基于从外部来的控制信号，生成并且输出所述切换信号；

脉冲信号生成电路，用于，切换信号一经从所述切换信号发生电路输出，马上就产生出预定的脉冲信号，并且将其加在分别从第1选择电路以及第2选择电路输出的各个信号上。

更具体地说，在一经对第1选择电路以及第2选择电路发出进行选择信号的切换的指示的外部控制信号被输入，预定的复位信号被输入，计数动作就被停止，而进行使该计数值返回预定初始值的复位动作；在所述复位信号输入期间，从外部向所述切换信号发生电路输入所述控制信号，由此所述脉冲信号生成电路生成预定的脉冲，并且将其加在从第1选择电路以及第2各选择电路输出的信号上。

在这种场合，所述预定脉冲信号具有比所述预定复位信号的输入的时间要短的脉冲宽度的高水平信号。

另外，在所述的各基准分频电路中，以各不相同的分频比，对与各基准分频电路相对应而输入的所述输入时钟脉冲，进行分频。

再者，在所述的第1选择电路以及第2选择电路中，在预定的所述切换信号输入并且经过预定的时间后，进行选择信号的切换。

进一步，在对所述的第1选择电路以及第2选择电路进行选择信号切换的指示的所述外部的控制信号被输入的同时，与所述第1选择电路选择的信号相对应的所述输入时钟脉冲被输入，所述的预定时间，至少为所述外部控制信号输入之后，到输入时钟脉冲的频率变的安定所需要的时间。

根据本发明的时钟脉冲生成电路，设置复数个对输出时钟脉冲进行分频的比较分频电路，当切换信号一经输出，就生成预定的脉冲信号，并且将该脉冲加在分别从第1选择电路以及第2选择电路输出的信号上，使基准时钟脉冲的频率与比较时钟脉冲的频率变为同一，由此，可以避免输入时钟脉冲切换时的异常的发生，同时，不需要像先有技术那样要将所有基准时钟脉冲都进行同一，并且对输入时钟脉冲的频率的限制也大为减缓。

另外，在时钟脉冲一经切换立即就输入预定的复位信号，由此，在将所述各基准分频电路以及各比较分频电路分别进行复位的同时，向基准时钟脉冲和比较时钟脉冲的两方追加相位相同的脉冲信号。由此，即使在时钟脉冲刚刚切换完的场合，也可以防止输出时钟脉冲的变动。

进一步，在预定的所述切换信号被输入并且经过预定的时间后，要进行被选择的信号的切换。在此场合，由于通常要使作为切换对象的输入时钟脉冲的震荡停止，待切换信号输出之后，再开始震荡，由此可以减少电力的消费，并且可以向PLL回路进行安定的时钟脉冲供给。

附图说明

图1是本发明的实施方式的时钟脉冲生成电路的示意图。

图2是表示图1的时钟脉冲生成电路1的运转的一个例子的时机图。

图3是表示图1的时钟脉冲生成电路1的运转的另一个例子的时机图。

图4是先有技术的时钟脉冲生成电路的方框图。

图5是表示图4的信号的波形的随时间变化的图。

图6是表明图4的时钟脉冲生成电路100的问题点的图。

图7是另一个表明图4的时钟脉冲生成电路100的问题点的图。

具体实施方式

以下，将参照附图，对本发明的实施方式加以说明。以下的说明是为了更好的理解本发明，并不对本发明的范围进行任何限制。

图1是本发明的第一实施方式的时钟脉冲生成电路的配置图。

在图1中，时钟脉冲生成电路1在输入时钟脉冲CLK1以及CLK2之间进行切换，将被选择的输入时钟脉冲作为基准时钟脉冲，基于该基准时钟脉冲生成具有预定频率的输出时钟脉冲Fo，并加以输出。另外，在本发明的第一实施方式中，以输入时钟脉冲为2个的情况作为实例进行说明，并不是将本发明限制于此。本发明可以适用于有复数的输入时钟脉冲的场合。此时，可以通过设置对应于输入时钟脉冲的数量的基准分频电路以及比较分频电路来加以对应。

时钟脉冲生成电路1包括PLL电路11、切换信号发生电路12、延迟电路13、AND电路14、第1选择电路15、第1基准分频电路16、第2基准分频电路17、第2选择电路18、第1比较分频电路19、第2比较分频电路20以及OR电路21、22、23。另外，脉冲信号生成电路包括延迟电路13、AND电路14以及OR电路21、22。

PLL电路11对输入的基准时钟脉冲R以及输入的比较时钟脉冲V的信号水平的下降相位进行检测，并且对输出时钟脉冲Fo的频率(相位)进行调节。

第1基准分频电路16以及第2基准分频电路17，分别对对应的输入时钟脉冲CLK1以及CLK2进行分频，由此分别生成基准分频时钟脉冲CLKN1以及CLKN2。另外，基准分频时钟脉冲CLKN1以及CLKN2的频率可以相同，也可以不相同。

第1选择电路15，基于后述的切换信号发生电路12输出的切换信号A，对基准分频时钟脉冲CLKN1以及CLKN2的任何一方进行排他性地选择，并且将选择的基准分频时钟脉冲作为基准选择时钟脉冲SEL1进行输出。

第1比较分频电路19以及第2比较分频电路20将输出时钟脉冲Fo分别进行分频，分别生成比较分频时钟脉冲FOM1以及FOM1，并且分别向第2选择电路18输出。

第2选择电路18，基于后述的切换信号发生电路12输出的切换信号A，对比较分频时钟脉冲FOM1以及FOM1的任何一方进行排他性地选择，并且将选择的比较时钟脉冲作为基准选择时钟脉冲SEL2进行输出。

在第1选择电路15选择作为第1基准分频电路16的输出信号的基准分频时钟脉冲CLKN1，并且加以输出的场合，第2选择电路18选择作为第1比较分频电路19的输出信号的比较分频时钟脉冲FOM1，并且加以输出。在第1选择电路15选择并且输出作为第2分频电路17的输出信号的基准分频时钟脉冲CLKN2的场合，第2选择电路18就选择作为第2比较分频电路20的输出信号的比较分频时钟脉冲FOM2，并且将其输出。如此这样，就能做到第1选择电路15选择的输入信号和第2选择电路18选择的输入信号总是相对应。

对与第1以及第2基准分频电路16以及17相对应的第1以及第2比较分频电路19以及20的分频比进行分别设定，使从第2选择电路18输出的比较选择时钟脉冲SEL2的频率与从第1选择电路15输出的基准分频时钟脉冲SEL1的频率相同。

切换信号发生电路12基于外部的控制电路(图中未绘出)的指令，生成切换信号A，向第1选择电路15以及第2选择电路18分别输出。进一步，在从切换信号发生电路12输出的切换信号A被输出到AND电路14的一个输入端的同时，以延迟电路13为媒介，它也被输入到AND电路14的另一个输入端。AND电路14的输出端与2个OR电路的21以及22的各一个输入端相连接，OR电路21的输出端与PLL回路的对应的输入端相连接。另外，OR电路22的另一个输入端与第2选择电路18的输出端相连接；OR电路22的输出端与PLL回路11的对应的输入端相连接。

在这样的配置中，图2是对输入时钟脉冲进行切换时，基准选择时钟脉冲SEL1和比较选择时钟脉冲SEL2的信号水平相同的场合的时机的图的一个例子。在图2中，输入时钟脉冲CLK1的频率为12MHz，第1基准分频电路16的分频比为1/375，分频了的基准分频时钟脉冲CLKN1的频率为32kHz。此外，输入的时钟脉冲CLK2的频率为15.36MHz，第2基准分频电路17的分频比为1/75，被分频了的基准分频时钟脉冲CLKN2的频率为204.8kHz。

PLL回路11的输出时钟脉冲Fo的频率为16.384MHz，第1比较分频电路19的分频比被设定为1/512，从第1比较分频电路19输出的比较分频时钟脉冲FoM1的频率将变为32kHz，这就变得与基准分频时钟脉冲CLKN1相同。另外，从第2比较分频电路20输出的比较分频时钟脉冲FoM2的频率为204.8kHz，这就变得与基准分频时钟脉冲CLKN2相同。输入时钟脉冲CLK1以及CLK2只在第1选择电路15选择了对应的基准分频时钟脉冲时，才被输入，在其他的情况下，并不将其输入。

切换信号A，是脉冲幅度为Ts的高水平的脉冲信号，在时刻T0时为高水平，在时刻T1时，返回低水平。

在AND电路14中，切换信号A和，在延迟电路13中将切换信号A加以延迟而成的信号B被输入。从AND电路14的输出端，与切换信号A的下降同步并且具有与延迟时间Td相同的时间长度的高水平的脉冲信号C被输出。该脉冲信号C，在OR电路21被加在基准选择时钟脉冲SEL1上并且被作为基准时钟脉冲R输入到PLL回路11。同时，在OR电路22被加在比较选择时钟脉冲SEL2上并且被作为比较时钟脉冲V而输入到PLL回路11。另外，延迟时间Td被设定为20nS的极短的时间。

使第1基准分频电路16、第2基准分频电路17、以及第1比较分频电路19以及第2比较分频电路20复位的是复位脉冲RST，其与切换信号A的下降同步，而被输入。第1基准分频电路16、第2基准分频电路17、第1比较分频电路19以及第2基准分频电路20一经被复位，每个的计数动作就被停止，同时，计数值返回初始值。此外，复位时间Tr被设定为与比较选择脉冲SEL2相比较非常短的时间。从复位脉冲RST升高的时刻T2开始，第1基准分频电路16、第2基准分频电路17、第1比较分频电路19以及第2基准分频电路20分别开始计数。

根据外部控制电路的指示，在时刻T0，切换信号A变为高水平的同时，被选择的输入时钟脉冲CLK2被输入，信号水平上升。切换信号A的脉冲幅度Ts要如此设定，即要比从被选择的输入时钟脉冲被输入且其信号水平升高开始到频率安定的时间间隔要长。

假定在切换信号A的脉冲下降的时刻T1之前，第1选择电路15已经选择了基准分频时钟脉冲CLKN1，第2选择电路18已经选择比较分频时钟脉冲FoM1。在这种情况下，在时刻T1，则第1选择电路15要选择基准分频时钟脉冲CLKN2，第2选择电路18选择比较分频时钟脉冲FoM2。在时刻T1，基准分频时钟脉冲CLKN1处于低水平，切换了的基准分频时钟脉冲CLKN2也处于低水平。由此，基准选择时钟脉冲SEL1的信号水平也就一直处与低水平。但是，在OR电路，由于上述脉冲信号C被输入，基准时钟脉冲R变为高水平。另外，在时刻T1的前后，比较选择时钟脉冲SEL2也处于低水平，但是，由于上述脉冲信号C输入OR电路22，所以比较时钟脉冲V也变为高水平。

即，在时钟脉冲输入被切换后，马上就要在基准选择时钟脉冲SEL1和比较选择时钟脉冲SEL2上，分别加上相同的脉冲信号C。所以，在PLL回路11中，就会有相位相同的基准时钟脉冲R和比较时钟脉冲V被输入。输出时钟脉冲Fo的频率就不会发生变动。另外，由于输出时钟脉冲Fo在时刻T3之前，与旧的基准分频时钟脉冲CLKN1同步，在时刻T3会发生微小的相位偏离，由于该相位偏离非常微小，所以对利用输出时钟脉冲Fo的外部电路不会带来影响。

图3表示了输入时钟脉冲切换时，基准选择时钟脉冲SEL1和比较选择时钟脉冲SEL2的信号水平不相同的场合的时机。在图3中，表明了基准选择时钟脉冲SEL1处与高水平，比较选择时钟脉冲SEL2处于低水平。

在图3中，在时刻T1，从第1选择电路15输出的基准选择时钟脉冲SEL1从基准分频时钟脉冲CLKN1向基准分频时钟脉冲CLKN2切换；从第2选择电路18输出的比较选择时钟脉冲SEL2从比较分频时钟脉冲FoM1向比较分频信号时钟脉冲FoM2切换。此外，在时刻T1，低水平的复位脉冲RST被输出，所以所有的分频电路，即第1基准分频电路16、第2基准分频电路17、第1比较分频电路19以及第2比较分频电路20的各输出信号都分别变为低水平，刚刚进行了切换的基准选择时钟脉冲SEL1和比较选择时钟脉冲SEL2也分别处于低水平。

但是，如图2说明的那样，由于脉冲信号C被从AND电路输出，所以基准时钟脉冲R到信号C下降为止，一直维持高水平。另外，在比较时钟脉冲V中，由于叠加有脉冲信号C，刚刚切换了的基准时钟脉冲R和比较时钟脉冲V的下降是一致的。由此，与图2的场合相同，在PLL电路11中，相位一致的基准时钟脉冲R和比较时钟脉冲V分别被输入，输出的时钟脉冲的频率(相位)不会发生变动。

这样一来，本发明的第一实施方式的时钟脉冲生成电路，在刚刚进行了输出时钟脉冲CLK1和CLK2切换后，马上就进行第1基准分频电路16、第2基准分频电路17、第1比较分频电路19以及第2比较分频电路20的复位。与此同时，分别将脉冲信号C叠加在基准选择时钟脉冲SEL1和比较选择时钟脉冲SEL2上，并且将它们输入到PLL回路。因此，在PLL回路中，相位一致的基准时钟脉冲R和比较时钟脉冲V被输入，这样，就可以使输出的时钟脉冲Fo的频率(相位)不发生变化。其结果是，没有必要象先有技术那样，要使输入到第1选择电路15的时钟脉冲的频率同一并且使其相位相一致。另外，由于对输出时钟脉冲Fo进行分频的比较分频电路与基准分频电路被设计成一对，所以，就没有必要使基准分频时钟脉冲的频率同一，从而对输入时钟脉冲的频率的限定也可以得到大幅度的缓和，从而变得更易于利用。

Claims

1.一种时钟脉冲生成电路，其中，从复数的输入时钟脉冲中选择其一，将其作为基准时钟脉冲，以该被选择的基准时钟脉冲为基准生成并输出具有预定频率的输出时钟脉冲，其特征在于，该时钟脉冲生成电路包括

2.根据权利要求1所述的时钟脉冲生成电路，其特征在于，在一经对第1选择电路以及第2选择电路发出进行选择信号的切换的指示的外部控制信号被输入，预定的复位信号被输入，计数动作就被停止，而进行使该计数值返回预定初始值的复位动作；在所述复位信号输入期间，从外部向所述切换信号发生电路输入所述控制信号，由此所述脉冲信号生成电路生成预定的脉冲，并且将其加在从第1选择电路以及第2各选择电路输出的信号上。

3.根据权利要求2所述的时钟脉冲生成电路，其特征在于，所述预定脉冲信号具有比所述预定复位信号的输入的时间要短的脉冲宽度的高水平信号。

4.根据权利要求1、2或3所述的时钟脉冲生成电路，其特征在于，在所述的各基准分频电路中，以各不相同的分频比，对与各基准分频电路相对应而输入的所述输入时钟脉冲，进行分频。

5.根据权利要求1、2或3所述的时钟脉冲生成电路，其特征在于，在所述的第1选择电路以及第2选择电路中，在所定的所述切换信号输入并且经过预定的时间后，进行选择信号的切换。

6.根据权利要求5所述的时钟脉冲生成电路，其特征在于，在对所述的第1选择电路以及第2选择电路进行选择信号切换的指示的所述外部的控制信号被输入的同时，与所述第1选择电路选择的信号相对应的所述输入时钟脉冲被输入，所述的预定时间，至少为所述外部控制信号输入之后，到输入时钟脉冲的频率变的安定所需要的时间。