CN105388817A - 脉冲的生成方法及装置 - Google Patents

Abstract

本发明公开了一种脉冲的生成方法及装置。其中，该方法包括：伺服驱动器接收上位机发送的数据请求指令，其中，数据请求指令至少包括：预设脉冲个数；伺服驱动器根据数据请求指令获取电机编码器发送的数字信号，并将数字信号转化为高频脉冲；伺服驱动器根据预设脉冲个数、高频脉冲的总数生成脉冲分频参数；伺服驱动器使用脉冲分频参数对高频脉冲进行分频处理，生成低频脉冲。本发明解决了伺服驱动器接收到的脉冲频率过高，上位机无法识别的技术问题。

Description

脉冲的生成方法及装置

技术领域

本发明涉及控制领域，具体而言，涉及一种脉冲的生成方法及装置。

背景技术

在伺服驱动器的实际应用过程中，上位机往往需要监控电动机的实际运行位置，上位机通过计算伺服驱动器反馈回来的总脉冲数来得到电机的实际运行位置，例如，绝对值编码器发送2500个脉冲，上位机可以判断电机到达相应的位置。

需要说明的是，电机的转速决定了正交脉冲的频率，在电机的转速过快的情况下，电机编码器产生的正交脉冲的频率也越来越大，上位机无法接收到频率超过一定阈值范围的正交脉冲，导致上位机无法得知电机的位置。

针对上述伺服驱动器接收到的脉冲频率过高，上位机无法识别的问题，目前尚未提出有效而简单的解决方案。

发明内容

本发明实施例提供了一种脉冲的生成方法及装置，以至少解决伺服驱动器接收到的脉冲频率过高，上位机无法识别的技术问题。

根据本发明实施例的一个方面，提供了一种脉冲的生成方法，该方法包括：伺服驱动器接收上位机发送的数据请求指令，其中，数据请求指令至少包括：预设脉冲个数；伺服驱动器根据数据请求指令获取电机编码器发送的数字信号，并将数字信号转化为高频脉冲；伺服驱动器根据预设脉冲个数、高频脉冲的总数生成脉冲分频参数；伺服驱动器使用脉冲分频参数对高频脉冲进行分频处理，生成低频脉冲。

根据本发明实施例的另一方面，还提供了一种脉冲的生成装置，该装置包括：接收单元，用于接收上位机发送的数据请求指令，其中，数据请求指令至少包括：预设脉冲个数；获取单元，用于根据数据请求指令获取电机编码器发送的数字信号，并将数字信号转化为高频脉冲；生成单元，用于根据预设脉冲个数、高频脉冲的总数生成脉冲分频参数；处理单元，用于使用脉冲分频参数对高频脉冲进行分频处理，生成低频脉冲。

在本发明实施例中，采用伺服驱动器接收上位机发送的数据请求指令，其中，数据请求指令至少包括：预设脉冲个数；伺服驱动器根据数据请求指令获取电机编码器发送的数字信号，并将数字信号转化为高频脉冲；伺服驱动器根据预设脉冲个数、高频脉冲的总数生成脉冲分频参数；伺服驱动器使用脉冲分频参数对高频脉冲进行分频处理，生成低频脉冲，解决了伺服驱动器接收到的脉冲频率过高，上位机无法识别的技术问题。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是根据本发明实施例的一种脉冲的生成方法的流程图；

图2是根据本发明实施例的一种可选的脉冲的生成方法的示意图；

图3是根据本发明实施例的一种可选的脉冲的生成方法的示意图；

图4是根据本发明实施例的一种可选的脉冲的生成方法的示意图；

图5是根据本发明实施例的一种可选的脉冲的生成方法的示意图；

图6是根据本发明实施例的一种可选的脉冲的生成方法的示意图；以及

图7是根据本发明实施例的一种脉冲的生成装置的示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

实施例一

根据本发明实施例，提供了一种脉冲的生成方法的实施例，需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

图1是根据本发明实施例的一种脉冲的生成方法的流程图，如图1所示，该方法包括如下步骤：

步骤S12，伺服驱动器接收上位机发送的数据请求指令，其中，数据请求指令至少包括：预设脉冲个数。

在上述步骤S12中，上位机可以将脉冲数据请求指令发送至伺服驱动器中的DSP，由DSP将上述数据请求指令发送至伺服驱动器中的FPGA中，在本方案中，上位机可以对伺服驱动器设定预设脉冲个数，即用户希望电机在完整旋转一圈时所输出的脉冲数量。

需要说明，本方案中的上位机可以是PC机，也可以为控制卡，该上位机与伺服驱动器之间可以采用485通讯模式进行通信。

可选地，上述伺服驱动器的FPGA的外围结构图如图2所示，FPGA与DSP采用并口通讯，DSP在本方案中可以采用TI的TMS320F2812。考虑到数字转变成脉冲需要特殊时钟，需要用到DCM模块，对于FPGA实现脉冲再生(脉冲分频)来说只是发送电机每旋转一周的正交脉冲数指令给FPGA。FPGA与DSP之间的通讯则采用8bit的地址总线和16bit的数据并口总线通讯，采用并口通讯是为了提高DSP与FPGA通讯速率，满足伺服控制系统的电环计算周期。图2中的flash和JTAG口等一些器件是FPGA的最小系统必备器件，绝对值编码器(例如多摩川电机编码器)线连接控制板接口经485芯片连接FPGA引脚。

步骤S14，伺服驱动器根据数据请求指令获取电机编码器发送的数字信号，并将数字信号转化为高频脉冲。

在上述步骤S14中，伺服驱动器中的FPGA可以向电机编码器(例如绝对值编码器)发送数据请求命令，电机编码器可以将数字信号发送至伺服驱动器中的FPGA，由FPGA对上述数字信号进行处理。

可选地，结合图3至图4，介绍FPGA向电机编码器(例如TS5667N120)下发读取指令，以及FPGA获取电机编码器中数据的方法，具体如下：

FPGA如果想读取编码器的所有信息，就要读取编码器(例如TS5667N120)里的ID3区域的数据，在这个ID3区域里又有7个区域分别存储着ID号、控制信息和地位单圈数据、高位单圈数据、地位多圈数据、高位多圈数据、编码器错误信息、通讯警告。在芯片选择信号和读信号有效的情况下，向通讯协议模块发送地址0，紧接着发送请求数据ID3(3)，这样请求数据保存在内部寄存器中最后转变串行，然后等待RQbμsyn有效经485芯片发送数据，FPGA向编码器下发读数据的指令时序图如图3所示。接着，等待48.8μs时间，编码器回数据完成后，在向通讯模块里发送数据对应的地址和读信号，读取数据总线上的数据，最后组装数据，FPGA读取编码器发送的数据信号的时序图如图4所示。

步骤S16，伺服驱动器根据预设脉冲个数、高频脉冲总数生成脉冲分频参数。

在上述步骤S16中，伺服驱动器可以根据预设脉冲个数p_out、高频脉冲总数量p_in来计算脉冲分频参数，伺服驱动器中可以模拟出一个正交脉冲编码器，有该正交脉冲编码器按照上述脉冲分频参数进行分频。

步骤S18，伺服驱动器使用脉冲分频参数对高频脉冲进行分频处理，生成低频脉冲。

在上述步骤S18中，上述低频脉冲可以为伺服驱动器进行分频处理后的正交脉冲，上位机，因此本方案可以实现，上位机可以接收到各种速度的电机生成的脉冲，从而得到电机的位置。

本方案通过伺服驱动器接收上位机发送的数据请求指令，其中，数据请求指令至少包括：预设脉冲个数；伺服驱动器根据数据请求指令获取电机编码器发送的数字信号，并将数字信号转化为高频脉冲；伺服驱动器根据预设脉冲个数、高频脉冲的总数生成脉冲分频参数；伺服驱动器使用脉冲分频参数对高频脉冲进行分频处理，生成低频脉冲，实现了可以通过上位机来设定输出脉冲个数的效果，解决了伺服驱动器接收到的脉冲频率过高，上位机无法识别的问题。

可选地，步骤S14，伺服驱动器根据数据请求指令获取电机编码器发送的数字信号的步骤可以包括：

步骤S141，伺服驱动器向电机编码器发送位置反馈命令。

步骤S142，伺服驱动器接收电机编码器根据位置反馈命令生成的数字信号，其中，数字信号包括电机单圈数据以及电机多圈数据。

在上述步骤S141至步骤S142中，伺服驱动器在接收到编码器的数据之后，可以从编码器数据分出编码器单圈数据以及多圈数据，伺服驱动器可以根据单圈数据以及多圈数据生成脉冲和判断电机方向。

可选地，步骤S14，伺服驱动器将数字信号转化为高频脉冲的步骤可以包括：

步骤S143，伺服驱动器对电机单圈数据以及电机多圈数据进行差值处理，生成结果数据。

步骤S144，伺服驱动器将结果数据发送至脉冲产生模块，由脉冲产生模块将结果数据转换为高频脉冲。

在上述步骤S143至步骤S144中，本方案可以将读取到的电机单圈数据以及电机多圈数据进行整合处理，生成100μs之间的差值，然后将该差值使用累加器进行处理，可选地，伺服驱动器中的脉冲产生模块使用累加器产生一定数量的高频脉冲。

可选地，本方案中，高频脉冲的产生原理可以为如下：

FPGA在取得编码器信息后，经并口通讯给DSP；同时再分出编码器单圈和多圈数据用作产生脉冲和判断电机方向。本方案可以用使用累加器去实现输出一定数量的高频脉冲。如果要在100μs时间里产生8000个脉冲，那么频率f＝80Mhz，反过来计算，按照f＝80Mhz频率来对1进行累加，累加8000次，所用时间是100μs，如果把累加器的最大值设定为8000那么对于累加1来说，100μs累加器刚好溢出1次，可以产生一个脉冲。对于电机6000r/min转速下，17bit编码器来说，100μs采集的数据大概是1310。在本设计中，累加器满值设为8000，时钟频率80Mhz，累加器步长△data为100μs周期采集的编码器单圈数据的差值，这样电机旋转一圈，就可以产生131072个脉冲。根据正交脉冲的特征，就把131072个脉冲当作正交脉冲沿来使用，那么可以产生32768个正交脉冲。如果需要更多的脉冲，那么通过提高频率就可以实现。

可选地，脉冲分频参数至少包括：伺服驱动器的累加器的步长初始值以及累加器的满值，其中，步骤S16伺服驱动器根据预设脉冲个数、高频脉冲的总数生成脉冲分频参数的步骤包括：

伺服驱动器根据以下公式计算伺服驱动器的累加器的步长初始值以及累加器的满值： $p_{in}=(n+\frac{a}{p_{out}})*p_{out};p_{out}=\frac{1}{n}*p_{in};$ 其中，p_out为预设脉冲个数，p_in为高频脉冲的总数，n为分频数，a为累加器的步长初始值，其中，累加器采用p_out作为累加器的满值。

具体地，从上述公式可以看出，本方案可以实现任意小数的分频。

可选地，伺服驱动器包括累加器以及加减计数器，低频脉冲为正交脉冲，其中，步骤S18，伺服驱动器使用脉冲分频参数对高频脉冲进行分频处理，生成低频脉冲的步骤包括：

步骤S181，伺服驱动器使用累加器控制输出高频脉冲至加减计数器，其中，累加器采用a作为步长初始值，采用p_out作为满值。

在上述步骤S181伺服驱动器中可以包括累加器与加减计数器，由累加器与加减计数器协同工作，实现高频脉冲的分频。

步骤S182，加减计数器对高频脉冲进行计数，并根据累加器发送的高频脉冲的数量按照预定规则生成高频脉冲与正交脉冲的对应关系。

步骤S183，加减计数器将累加器发送的高频脉冲转发至脉冲分频模块，其中，脉冲分频模块根据对应关系对高频脉冲进行分频处理，生成正交脉冲。

可选地，本方案的脉冲再生(脉冲分频)的算法结构图如图5所示，在图5中，可以包括编码器、累加器、加减计数器等程序模块，图5中的编码器通讯协议可以为多摩川编码器TS5667N120所用的数据记忆芯片AU5982来编写的VHDL代码，为了缩短研发周期这一部分代码，代码可以由编码器厂家提供，只要把读写命令按照它的时序下发即可，本算法程序里设置读写周期100μs；从发送命令到接受完数据，读取编码器所有信息过程，真正所用时间是48.8μs，然后把读取的单圈数据和多圈数据进行整合处理，得到100μs之间的差值，把这个差值用累加器处理，转变成脉冲这是脉冲产生模块了。在控制板上电后，DSP通过并口通信向FPGA发下电机没每旋转一周的脉冲数，FPGA保存数据并进行处理，加载到累加器中。

在图5的算法结构图基础之后，现介绍脉冲再生算法的具体实现原理：

首先通用的分频公式为如下：

$p_{out}=\frac{1}{n}*p_{in}---\left(1\right)$

需要说明的是，在上述公式(1)中，p_out是分频脉冲输出总数，p_in是待分频脉冲输入，n是分频数(不为0的整数)。根据n是奇数还是偶数，可以分为奇数和偶数分频。本方案结合具体工程应用可以把公式(1)可以写成如下公式(2)：

p_in＝K*P_out(2)

其中，(n,b都为不为0的整数，a可以为0)。

比较公式(1)与公式(2)可知，公式(1)的系数n为不为0的整数，公式(2)的系数K为不为0的实数，这说明公式(2)可以实现在一定范围内的任意实数分频数。如果用参数p_out来替代系数b，那可以把公式(2)变成如下公式(3)：

$p_{in}=(n+\frac{a}{p_{out}})*p_{out}---\left(3\right)$

由于p_in输入总脉冲数和p_out上位机设定需要输出总脉冲数，这两个参数都是已知的，可以求出系数K中的n，a。公式(3)相当于把公式(1)中的系数整数化结合累加器的周期性，通过判断累加器是否溢出，累加器值溢出那么执行p_in＝n+1个脉冲，p_out输出一个脉冲；否则执行p_in＝n个脉冲，p_out输出一个脉冲。a为累加器步长和初始值，p_out为累加器满值。举个例子：取一对数据{p_out，p_in}＝{7，17}，可以求出{n，a}＝{2，3}，p_in与p_out以及累加器的关系如图6所示，从图6中可以得出一个结论：在累加器值中任意两个相同数值之间，输入p_in个脉冲，就会输出p_out个脉冲。

需要说明的是，由于一个正交脉冲有四种状态：00，10，11，01，可以根据编码器100μs之间的位置差值，来判断电机正反转。如图7所示，在本方案中可以设计一个加减计数器cnt，对高频脉冲进行计数，加减技术器可以生成加减计数器内部数据与正交脉冲的对应关系，对应关系如表一所示，在FPGA中只要实现上述对应关系，则可以控制脉冲发射模块产生符合条件的正交脉冲了。

表一

加减计数器cnt	正转正交脉冲状态(1)	反转正交脉冲状态(0)
			(n+1)、n	10	01
2(n+1)、2n	11	11
			3(n+1)、3n	01	10
4(n+1)、4n	00	00

由上可知，本方案可以实现如下效果，首先把编码器数据变成一定个数的高频脉冲，然后根据电机转向把高频脉冲转变成上位机设定个数的正交脉冲的效果。

实施例二

本发明实施例还可以提供一种脉冲的生成装置，如图7所示，该装置可以包括：接收单元70，用于接收上位机发送的数据请求指令，其中，数据请求指令至少包括：预设脉冲个数；获取单元72，用于根据数据请求指令获取电机编码器发送的数字信号，并将数字信号转化为高频脉冲；生成单元74，用于根据预设脉冲个数、高频脉冲的总数生成脉冲分频参数；处理单元76，用于使用脉冲分频参数对高频脉冲进行分频处理，生成低频脉冲。

本方案通过伺服驱动器接收上位机发送的数据请求指令，其中，数据请求指令至少包括：预设脉冲个数；伺服驱动器根据数据请求指令获取电机编码器发送的数字信号，并将数字信号转化为高频脉冲；伺服驱动器根据预设脉冲个数、高频脉冲的总数生成脉冲分频参数；伺服驱动器使用脉冲分频参数对高频脉冲进行分频处理，生成低频脉冲，实现了可以通过上位机来设定输出脉冲个数的效果，解决了伺服驱动器接收到的脉冲频率过高，上位机无法识别的问题。

可选地，获取单元可以包括：发送模块，用于向电机编码器发送位置反馈命令；生成模块，用于接收电机编码器根据位置反馈命令生成的数字信号，其中，数字信号包括电机单圈数据以及电机多圈数据。

可选地，获取单元还可以包括：处理模块，用于对电机单圈数据以及电机多圈数据进行差值处理，生成结果数据；转换模块，用于将结果数据发送至脉冲产生模块，由脉冲产生模块将结果数据转换为高频脉冲。

可选地，脉冲分频参数至少包括：伺服驱动器的累加器的步长初始值以及累加器的满值，其中，生成单元包括：第一计算模块，用于根据以下公式计算伺服驱动器的累加器的步长初始值以及累加器的满值： $p_{in}=(n+\frac{a}{p_{out}})*p_{out};p_{out}=\frac{1}{n}*p_{in};$ 其中，p_out为预设脉冲个数，p_in为高频脉冲总数，n为分频数，a为累加器的步长初始值，其中，累加器采用p_out作为累加器的满值。

可选地，伺服驱动器包括累加器以及加减计数器，低频脉冲为正交脉冲，其中，上述处理单元可以包括：输出模块，用于使用累加器控制输出高频脉冲至加减计数器，其中，累加器采用a作为步长初始值，采用p_out作为满值；第二计算模块，用于对高频脉冲进行计数，并根据累加器发送的高频脉冲的数量按照预定规则生成高频脉冲与正交脉冲的对应关系；分频模块，根据对应关系对高频脉冲进行分频处理，生成正交脉冲。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

在本申请所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如单元的划分，可以为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或模块的间接耦合或通信连接，可以是电性或其它的形式。

作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本发明各个实施例方法的全部或部分步骤。而前述的存储介质包括：U盘、只读存储器(ROM，Read-OnlyMemory)、随机存取存储器(RAM，RandomAccessMemory)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。

以上仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种脉冲的生成方法，其特征在于，包括：

伺服驱动器接收上位机发送的数据请求指令，其中，所述数据请求指令至少包括：预设脉冲个数；

所述伺服驱动器根据所述数据请求指令获取电机编码器发送的数字信号，并将所述数字信号转化为高频脉冲；

所述伺服驱动器根据所述预设脉冲个数、所述高频脉冲的总数生成脉冲分频参数；

所述伺服驱动器使用所述脉冲分频参数对所述高频脉冲进行分频处理，生成低频脉冲。

2.根据权利要求1所述的方法，其特征在于，所述伺服驱动器根据所述数据请求指令获取电机编码器发送的数字信号的步骤包括：

所述伺服驱动器向所述电机编码器发送位置反馈命令；

所述伺服驱动器接收所述电机编码器根据所述位置反馈命令生成的所述数字信号，其中，所述数字信号包括电机单圈数据以及电机多圈数据。

3.根据权利要求2所述的方法，其特征在于，所述伺服驱动器将所述数字信号转化为高频脉冲的步骤包括：

所述伺服驱动器对所述电机单圈数据以及所述电机多圈数据进行差值处理，生成结果数据；

所述伺服驱动器将所述结果数据发送至脉冲产生模块，由脉冲产生模块将所述结果数据转换为高频脉冲。

4.根据权利要求3所述的方法，其特征在于，所述脉冲分频参数至少包括：所述伺服驱动器的累加器的步长初始值以及所述累加器的满值，其中，所述伺服驱动器根据所述预设脉冲个数、所述高频脉冲的总数生成脉冲分频参数的步骤包括：

所述伺服驱动器根据以下公式计算所述伺服驱动器的累加器的步长初始值以及所述累加器的满值： $p_{in}=(n+\frac{a}{p_{out}})*p_{out};$ $p_{out}=\frac{1}{n}*p_{in};$ 其中，所述p_out为所述预设脉冲个数，所述p_in为所述高频脉冲的总数，所述n为分频数，所述a为所述累加器的步长初始值，其中，所述p_out为所述累加器的满值。

5.根据权利要求4所述的方法，其特征在于，所述伺服驱动器包括加减计数器，所述低频脉冲为正交脉冲，其中，所述伺服驱动器使用所述脉冲分频参数对所述高频脉冲进行分频处理，生成低频脉冲的步骤包括：

所述伺服驱动器使用所述累加器控制输出所述高频脉冲至所述加减计数器，其中，所述累加器采用所述a作为步长初始值，采用所述p_out作为满值；

所述加减计数器对所述高频脉冲进行计数，并根据所述累加器发送的所述高频脉冲的数量按照预定规则生成所述高频脉冲与所述正交脉冲的对应关系；

所述加减计数器将所述累加器发送的所述高频脉冲转发至脉冲分频模块，其中，所述脉冲分频模块根据所述对应关系对所述高频脉冲进行所述分频处理，生成所述正交脉冲。

6.一种脉冲的生成装置，其特征在于，包括：

接收单元，用于接收上位机发送的数据请求指令，其中，所述数据请求指令至少包括：预设脉冲个数；

获取单元，用于根据所述数据请求指令获取电机编码器发送的数字信号，并将所述数字信号转化为高频脉冲；

生成单元，用于根据所述预设脉冲个数、所述高频脉冲的总数生成脉冲分频参数；

处理单元，用于使用所述脉冲分频参数对所述高频脉冲进行分频处理，生成低频脉冲。

7.根据权利要求6所述的装置，其特征在于，所述获取单元包括：

发送模块，用于向所述电机编码器发送位置反馈命令；

生成模块，用于接收所述电机编码器根据所述位置反馈命令生成的所述数字信号，其中，所述数字信号包括电机单圈数据以及电机多圈数据。

8.根据权利要求7所述的装置，其特征在于，所述获取单元包括：

处理模块，用于对所述电机单圈数据以及所述电机多圈数据进行差值处理，生成结果数据；

转换模块，用于将所述结果数据发送至脉冲产生模块，由脉冲产生模块将所述结果数据转换为高频脉冲。

9.根据权利要求8所述的装置，其特征在于，所述脉冲分频参数至少包括：伺服驱动器的累加器的步长初始值以及所述累加器的满值，其中，所述生成单元包括：

第一计算模块，用于根据以下公式计算所述伺服驱动器的累加器的步长初始值以及所述累加器的满值： $p_{in}=(n+\frac{a}{p_{out}})*p_{out};$ $p_{out}=\frac{1}{n}*p_{in};$ 其中，所述p_out为所述预设脉冲个数，所述p_in为所述高频脉冲总数，所述n为分频数，所述a为所述累加器的步长初始值，其中，所述p_out为所述累加器的满值。

10.根据权利要求9所述的装置，其特征在于，所述伺服驱动器包括加减计数器，所述低频脉冲为正交脉冲，其中，所述处理单元包括：

输出模块，用于使用所述累加器控制输出所述高频脉冲至所述加减计数器，其中，所述累加器采用所述a作为步长初始值，采用所述p_out作为满值；

第二计算模块，用于对所述高频脉冲进行计数，并根据所述累加器发送的所述高频脉冲的数量按照预定规则生成所述高频脉冲与所述正交脉冲的对应关系；

分频模块，根据所述对应关系对所述高频脉冲进行所述分频处理，生成所述正交脉冲。