CN1571280A - 以多相位低频讯号产生高频讯号的方法及相关装置 - Google Patents

Abstract

本发明提供了一种根据多个低频异相讯号产生一高频输出讯号的方法及相关装置，以实现倍频的功能。该方法是根据一锁相回路或一延迟锁定回路产生的多个异相低频输出讯号来产生多个低频异相的参考讯号；而在该多个参考讯号中，当讯号电平为高电平的讯号多于讯号电平为低电平的讯号时，使该输出讯号的讯号电平为一第一电平；当讯号电平为高电平的讯号少于讯号电平为低电平的讯号时，使该输出讯号的讯号电平为一相异的第二电平。这样一来，该输出讯号的频率就会是所述输入讯号频率的倍数。

Description

以多相位低频讯号产生高频讯号 的方法及相关装置

技术领域

本发明涉及一种将低频讯号倍频后得到高频讯号的方法及相关电路，特别是涉及一种能根据锁相回路或延迟锁定回路产生的多相低频输入讯号产生倍频高频讯号的方法及相关电路。

背景技术

在现代化社会中，各种资料、数据、文件、信息、影音讯息都能以电子形式的讯号加以快速、高效率地传播、整理、运算及储存，所以各种用来处理电子讯号的电子电路(尤其是数字电子电路)，也就成为现代信息产业发展最重要的硬件基础之一。在各种电子电路中，电子讯号常要配合一定的时钟才能加以处理、传播、存取、解读，而不同的电路块之间也常以时钟来同步各电路块间的运作时序，故各种时钟的操作，像是时钟的产生、相异时钟间的同步、时钟的相位改变与调整，以及在同步情况下以倍数方式增加或减少时钟的频率，都是现代电子电路中常见的需求，也成为当前信息电子业界研发的重点之一。

在各种用来进行时钟操作的电路中，锁相回路(phase-locked loop，PLL)以及延迟锁定回路(delay-locked loop，DLL)均是常用的电路构筑方块。请参考图1。图1为一典型锁相回路10的功能方块示意图。锁相回路10中设有一相位、频率的检测器12、一充电电路(charge pump)14、一低通滤波器16、一压控震荡器20及两分频器18A、18B。检测器12有两输入端，其可检测两输入端输入讯号在频率、相位上的差异，并将检测出的差异结果传输至充电电路14；充电电路14配合上低通滤波器16就可将检测器12的检测结果转化为对应的电压讯号。压控震荡器20接收滤波器16输出的电压讯号后，就可产生一对应的时钟24B，使得时钟24B的频率对应于滤波器16输出的电压讯号的大小。1/Ka的分频器18A可将时钟24A分频而产生时钟26A，使得时钟26A的频率(周期的倒数)为时钟24A频率的1/Ka；而时钟26A会回传至检测器12的一输入端。同理，1/Kb的分频器18B可将时钟24B分频为时钟26B，使时钟26B的频率为时钟24B频率的1/Kb；而时钟26A则会传输至检测器12的另一输入端。

锁相回路10可利用时钟24A做为基准，产生出与时钟24A同步、具有固定频率倍数比的时钟24B。锁相回路10的运作原理可简述如下。检测器12检测时钟26A、26B两者之间的频率、相位差，此差异经由充电电路14、滤波器16转化为电压讯号，对应地控制压控震荡器20调整时钟24B的频率。时钟24B的频率被调整后，连带地时钟26B的频率也会跟着改变；时钟26B和26A之间的频率、相位差又会再度由检测器12检测，并通过充电电路14、滤波器16对压控震荡器20控制，再次调整时钟24B的频率。重复上述的流程，压控震荡器20就会反复地依据时钟26A、26B间的频率、相位差调整时钟24B的频率。等到时钟26A、26B间的频率、相位差趋于零而同频、同步时，锁相回路10就完成锁相，压控震荡器20也就会稳定输出与时钟26A同频、同步的时钟26B；而时钟26A、26B两者的频率也就会被锁定一致。由于时钟26A、26B分别是时钟24A、24B经过1/Ka、1/Kb分频的结果，故时钟24B的频率(周期的倒数)是时钟24A频率的(Kb/Ka)倍；也就是Fb＝(Kb/Ka)Fa，其中Fa、Fb分别为时钟24A、24B的频率。

除了锁相回路10的典型配置外，图1中也示意地绘出了压控震荡器20的典型电路结构。压控震荡器20可由多个(图1中绘出九个做为代表)差动缓冲器(differential buffer)22串联，如第一个差动缓冲器(图1中最左方的反相器)，其一输入端(图中标示为「+」)、一输出端(标示为「-」)即分别电连于节点Na0、Na5之间；第二个差动缓冲器又电连于节点Na5、Na1之间，以此类推。最后一个差动缓冲器(图1中最右方的差动缓冲器)电连于节点Na4、Na9之间，而节点Na9又和节点Na0电连，使得各差动缓冲器22连接为一环式震荡器(ring oscillator)。由滤波器16输出的电压讯号，可改变各差动缓冲器22的延迟时间，进而改变时钟24B的周期。关于此情形，请继续参考图2(并一并参考图1)。图2为图1中压控震荡器20各节点讯号波形时序的示意图；各波形的横轴为时间，纵轴代表讯号的大小。而图2中的波形C0、C1、C2等等至C9，就代表图1压控震荡器20运作时，分别于节点Na0、Na1、Na2等等至Na9的讯号波形；图2中标出的时段Td1，就代表一差动缓冲器22所引入的延迟时间(delay time)。举例来说，波形C0在时间点tp0由一低电平L升高至一高电平H，而图1中最左方的差动缓冲器就会在延迟一个时段Td1的时间后，在时间点tp1将节点Na5的波形C5由高电平H拉低至反相的低电平L。同理，当节点Na5的波形C5在时间点tp1由电平H转变为电平L后，就会触发另一差动缓冲器，在时间点tp2(同样是由时间点tp1延迟时段Td1)将节点Na1的波形C1由电平L拉高至电平H。以此类推，各差动缓冲器会触发次一差动缓冲器在延迟时段Td1后将其输出讯号反相，而图1中最右方的差动缓冲器就会在时间点tp3将节点Na9的讯号由电平H转变为电平L，连带地讯号C0(其实也就是讯号C9)也会再度改变电平；重复上述各差动缓冲器互相触发的情形，就能使压控震荡器20在各节点Na0至Na9的波形C0至C9均在电平H、L间交互震荡，并能在节点Na9输出时钟24B(也就是波形C0、C9)。

由图2中可看出，在各节点Na0至Na9的波形C0至C9皆具有周期T0，而周期T0其实就是各差动缓冲器引入的延迟时段Td1乘上差动缓冲器的个数(图1、2中为九个差动缓冲器)再乘以2；而滤波器16输出的电压讯号即可改变各差动缓冲器22延迟时段Td1的时间长短，进而控制时钟24B的频率。由图2中也可观察出来，各差动缓冲器22互相触发而引入的延迟时段，也形成了波形C1至C9(C0)间的相位差，使得波形C1至C9的相位差依序均匀分配在对应一周期T0的360度之中。

除了锁相回路之外，延迟锁定回路也是时钟操作中常见的电路块。请参考图3。图3为一典型延迟锁定回路30配合两时序电路28A、28B运作时的功能方块示意图。延迟锁定回路30中设有一检测器32、一充电电路34、一低通的滤波器36及一受控延迟电路(variable control delay line，VCDL)40。检测器32设有两输入端，以检测此两输入端讯号相位间的差异；充电电路34、滤波器36能将检测器32检测的结果转换为电压讯号，并传输至受控延迟电路40。受控延迟电路40接收一时钟46A后，能依据滤波器36传来的电压讯号，将时钟46A延迟一特定的时段后，输出为另一时钟46B。

延迟锁定回路30的功能是使时钟46A、46B能同频、同步而没有任何相位差。在现代的电子电路(尤其是数字电子电路)，不同的电路块间常需要同步运作，故需以同步、无相位差(也就是上升缘、下降缘间无时间差)的时钟来同步触发不同的电路块运作。像在图3中，时序电路28A、28B就是两个要同步触发运作的电路块(举例来说，时序电路28A、28B中可设有多个逻辑门、触发器或状态机等等)。为了要触发、驱动不同的电路块，就要使时钟有适当的驱动力；但若仅以缓冲器(buffer)来增加时钟的驱动力，由于缓冲器会在时钟中引入延迟时间，经过缓冲器增加驱动力的时钟，就会和原本的时钟间有相当的时间差(相位差)，使得原本的时钟和增加驱动力后的时钟无法同步触发不同的电路块。此时就要以延迟锁定回路来产生两个同步、无相位差的时钟，才能以这两个时钟分别驱动两个电路块同步运作。在图2中，延迟锁定回路30就是要根据时钟46A产生另一个与之同步、无相位差的时钟46B，以分别用时钟46A、46B来触发需要同步运作的时序电路28A、28B。延迟锁定回路30运作的原理可略述如下。检测器32可检测时钟46A、46B间的相位差，再由充电电路34、滤波器36将相位差转变为电压讯号；接收到此电压讯号，受控延迟电路40就会对应地调整时钟46B的时序。而检测器32也会再度检测时钟46B与时钟46A间的相位差，而受控延迟电路40也会依据充电电路34、滤波器36的电压讯号再调整时钟46B的时序。反复进行上述的过程，受控延迟电路40就会逐渐调整时钟46B的时序，直到时钟46A、46B间没有相位差为止；此时时钟46A、46B也就锁定同步、无相位差了。

就如图3所示，典型的受控延迟电路40中设有多个缓冲器42(图3中绘出九个做为代表)，各缓冲器互相串接，并能依据滤波器36输出的电压讯号，在其输入端、输入端的讯号间引入对应的延迟时间。举例来说，在图3中最左边的缓冲器42，其输入端、输出端分别电连于节点Nb0、Nb1之间，能在节点Nb0、Nb1的讯号间引入一定时段的延迟。请再度参考图2(并一并参考图3)。利用图2中的波形C0、C1等等至C9，也可说明受控延迟电路40于节点Nb0、Nb1等等至Nb9的讯号。图3中最左边的缓冲器42在节点Nb0接收波形C0的时钟46A后，会将其延迟一时段Td2的时间，在节点Nb1输出波形C1。同理，节点Nb1的讯号由另一缓冲器引入另一时段Td2的延迟时间，在节点Nb2形成波形C2。以此类推，而图3中最右方的缓冲器42在节点Nb9形成波形C9的输出，也就是时钟46B。就如图2所示，当时钟46A、46B锁定同步时，事实上就是使波形C0、C9间的相位差刚好相当于波形C0的一个周期T0(或一个周期T0的整数倍)。此时波形C0、C9间的上升缘、下降缘就刚好对齐而无相位差。类似于图1中的压控震荡器20，当时钟46A、48B锁定同步，在受控延迟电路40的各节点Nb1至Nb9中，讯号C1至C9也会具有特定的相位差，平均分布在与一周期T0对应的360度中。

虽然图1、图3中已知的锁相回路、延迟锁定回路是常用的时钟操作构筑方块，但两者均未能完全支持多样化的时钟操作需求。首先，在锁相回路方面，如图1及相关讨论所示，锁相回路10根据时钟24A所产生的时钟46B，两者间可具有Fb＝(Kb/Ka)Fa的频率倍数比关系(其中Fa、Fb分别为时钟24A、24B的频率)。改变分频器18A、18B的分频比率1/Ka、1/Kb，理论上就可以根据时钟24A产生出不同频率的时钟24B。然而，在实际应用上，分频器的分频比率会影响锁相回路的稳定度；任意改变分频器18A、18B的分频比率，可能会使锁相回路10不稳定。尤其是分频器18B，其位于锁相回路的回馈路径中，更容易影响锁相回路10的稳定度。在不同的电子电路中，因不同的运作需求，可能需要具有不同频率倍数比(即上述的Kb/Ka)的锁相回路。就电路设计者的角度来说，当然希望同一种锁相回路的电路设计能普遍运用在不同的电子电路；只要改变分频器的分频比率，就能实现出不同频率倍数比的锁相回路。然而，如前所述，任意改变分频器的分频比率，容易使锁相回路趋于不稳定、无法稳定收敛两时钟间的相位差，导致锁相的失败。要以图1中已知的架构来实现不同频率倍数比的锁相回路，除了改变分频器的分频比率之外，往往还要一并改变其它电路的电路设计，例如要改变充电电路14、滤波器16、压控震荡器20的细部参数设计，才能避免不稳定的情形发生。换句话说，已知锁相回路10的基本架构本身较缺乏设计上的弹性和裕度(margin)，一旦要在不同需求的电子电路中实现出具有不同分频比率的锁相回路，不仅要改变分频器的分频比率，还要更动锁相回路10中其它电路的相关设计。这样一来，就要耗费许多的时间及资源在电路的重新设计、仿真、布局、制造等方面，增加电子电路设计制造的时间及成本。

另外，在图3中的已知延迟锁定回路30，则完全没有制造倍频的功能，仅能维持时钟46A、46B于同频、无相位差的同步状况，无法根据时钟46A产生出频率相异的时钟，其所能支持的时钟操作功能也就相对受限。

发明内容

因此，本发明的主要目的，在于提供一种能产生倍频效果的倍频电路及相关倍频产生方法，在现行锁相回路或延迟锁定回路的电路架构下，由一时钟产生出另一频率倍增的同步时钟。利用本发明的倍频电路，就能增加锁相回路的设计弹性及裕度，使得同一锁相回路的电路设计能较为广泛地用来实现不同的频率倍数比。藉由本发明的倍频电路，也能增加延迟锁定电路的时钟操作功能，大幅增加延迟锁定电路的应用层面。

在已知的锁相回路中，虽能利用一时钟产生另一同步时钟，并使两时钟间具有特定的频率倍数比，但要实现出不同的频率倍数比，不仅需要改变分频器的分频比率，还要对应地改变其它相关电路的电路设计，缺乏电路设计上的弹性。另外，在已知的延迟锁定回路中，仅能将一时钟锁定与另一时钟同步无相位差，其时钟操作的功能较为有限。

在本发明中，则是利用锁相回路、延迟锁定回路中就能产生出来的多相位同频时钟，组合出倍频的效果，以根据一时钟产生另一倍频的输出时钟。在锁相回路、延迟锁定回路中，压控震荡器、受控延迟电路在运作过程中，本身就一定会产生出多个同频异相的同步时钟，而本发明利用这些时钟间的相位差，就能产生出倍频的输出时钟。本发明的技术原理是，利用这些同频异相的多个同步时钟产生多个多相位的同频参考时钟；在这些参考时钟中，当讯号电平为高电平的参考时钟比讯号电平为低电平的参考时钟多时，就使输出时钟为一第一电平；反之，当讯号电平为高电平的参考时钟比讯号电平为低电平的参考时钟少时，就将输出时钟的讯号电平反相为另一第二电平。这样一来，此输出时钟的频率就会倍频于该多个同频异相的同步时钟。

利用本发明的倍频电路及技术，就能将锁相回路产生出来的时钟再度倍频；即使不改变锁相回路中分频器的分频比率(或只要进行小幅改变)，就能实现出不同频率倍数比的功能，增加锁相回路在电路设计上的弹性及裕度，使单一锁相回路的设计可用来实现不同的频率倍数比，减少电路重新设计、制造的时间及资源浪费。另外，在延迟锁定回路中使用本发明的倍频技术，就能让延迟锁定回路具有倍频的功能，扩增其在电子电路中的应用。

附图说明

图1为一已知锁相回路的功能方块示意图；

图2为图1中压控震荡器于运作时各节点的讯号的时序示意图；

图3为一已知延迟锁定回路的功能方块示意图；

图4为本发明倍频电路与一锁相回路共同配置的功能方块示意图；

图5为图4中倍频电路进一步的功能方块示意图；

图6为图5中驱动电路的电路结构示意图；

图7为图4中电路运作时相关讯号波形时序的示意图；

图8为本发明倍频电路在另一实施例中与一延迟锁定回路共同配置的功能方块示意图；

图9为图8中倍频电路的功能方块示意图；

图10为图9中驱动电路的电路结构示意图；

图11为图8中电路运作时相关讯号波形时序的示意图；

图12为图8中电路以不同讯号实施倍频功能时各相关讯号的波形时序图；

图13为本发明倍频电路另一实施例的功能方块示意图；和

图14为图13中驱动电路的电路结构的示意图。

附图标号说明

10、50锁相回路

10、51 12、32、52、92检测器

14、34、54、94充电电路

14、34、54、9516、36、56、96滤波器

18A-18B、58A-58B分频器

20、60压控震荡器

22、62差动缓冲器

74、114、144反相器

24A-24B、26A-26B、46A-46B、64A-64B、66A-66B、104A-104B时钟

28A-28B时序电路

30、90延迟锁定回路

40、100受控延迟电路

40、101 42、102缓冲器

48、88讯号电路

68A-68B、301A-301B、302A-305A、202A-202B、401B输出讯号

70、110、400倍频电路

70、110、401 72A-72C、201-225参考讯号

73A-73C波形集合

76A-76C、116、DC(1)-DC(M)驱动电路

80、120、410驱动模块

82A-82C、84A-84C、122A-122E、124A-124E晶体管

106A-106E、P0-P9、W0-W25讯号

V、G直流电压

T0-T4周期

C0-C9波形

Td1、Td2时段

C控制端

H、L电平

Na0-Na9、Nb0-Nb9、Nc0-Nc9、Ne1-Ne2、N0-N25、Ne节点

in1-in4、in(1)-in(M-1)输入端

tp0-tp1、t1-t7、ta1-ta11时间点

具体实施方式

请参考图4。图4为本发明倍频电路70在一讯号电路48中配合一典型锁相回路50共同运作时的配置示意图。类似于图1中锁相回路10，锁相回路50中也设有一能检测时钟66A、66B间频率、相位差的检测器52、能将检测器52的检测结果转化为电压讯号的充电电路54及滤波电路56、能依据电压讯号调整时钟64B频率、相位的压控震荡器60以及两个分频比率分别为1/La、1/Lb的分频器58A、58B，分别用来将时钟64A、64B分频为时钟66A、66B。锁相回路50的运作原理与图1中锁相回路10的运作原理相同，锁相回路50在完成锁相后，就能使时钟66A、66B同步、同频而无相位差，以依据频率为Fa的时钟64A产生频率Fb＝(Lb/La)Fa的时钟64B。而本发明的倍频电路70则能利用压控震荡器60各节点的时钟，产生出频率为时钟64B整数倍的输出讯号68B。也就是说，本发明的倍频电路70能使输出讯号68B的频率Fc相当于一整数倍率Lc乘以时钟64B的频率Fb(即Fc＝Lc*Fb)；加上锁相回路50引入的倍频比率Lb/La，输出讯号68B与时钟64A的频率关系就成为：Fc＝Lc*(Lb/La)*Fa。换句话说，在加上了本发明的倍频电路70后，讯号电路48就能根据时钟64A，产生出频率为其(Lc*Lb/La)倍数的输出讯号68B。

类似于图1中的例子，在图4的实施例中，压控震荡器60亦是以九个差动缓冲器62串接为一环式震荡器结构；利用压控震荡器60在各节点的讯号，就可作为本发明倍频电路70的输入讯号，以产生倍频的输出讯号68B。在图4的实施例中，倍频电路70即是利用压控震荡器60在节点Nc1、Nc4及Nc7的讯号P1、P4及P7分别作为输入讯号，以使倍频电路70能产生出频率三倍于时钟64B的三倍频输出讯号68B(即Lc＝3)。为进一步说明本发明倍频电路70的具体实施方法，请参考图5及图6(并一并参考图4)。图5为本发明倍频电路70一实施例的功能方块示意图；本发明的倍频电路70中设有一驱动模块80及一反相器74，驱动模块80中则设有多个驱动电路76A至76C。其中各驱动电路76A至76C的基本构造相同，而图6即以驱动电路76A为例，显示本发明中驱动电路一实施例的电路示意图。

在图5中，为了配合倍频倍率为3的倍频功能，倍频电路70的驱动模块80中也设有三个驱动电路76A至76C，各驱动电路设有两输入端in1、in2及一控制端C，并设有一输出端Op。而各驱动电路的输出端Op则共同电连于节点Ne1，相当于将节点Ne1作为驱动模块80的输出端，以向反相器74提供一输出讯号68A。最后，反相器74的输出，即为倍频电路70的输出讯号68B。就如图5中的配置，要以三个同频、异相的同步讯号P1、P4及P7组合出倍频电路70的三倍频倍频功能，驱动模块80中的各驱动电路76A至76C即分别以讯号P1、P4及P7输入至其控制端C，并以其它两个讯号分别输入至其输入端in1、in2。像是驱动电路76A即以其两输入端in1、in2分别接收讯号P4、P7。在讯号P1、P4及P7的控制、触发下，三个驱动电路76A、76B及76C在各自的输出端Op充放电的倾向，就能分别由其输出端Op的参考讯号72A、72B及72C来代表。

接下来，在图6中即以驱动电路76A为例来说明各驱动电路的共同电路结构；配合图5中各驱动电路所具有的一个控制端C，驱动电路76A中设有一p型金属氧化物半导体晶体管84C、一n型金属氧化物半导体晶体管82C，两晶体管的栅极共同电连于输入端C，而两晶体管的漏极(drain)则共同电连于输出端Op。配合两个输入端in1、in2，驱动电路76A中也分别设有p型金属氧化物半导体晶体管84A、84B，及n型金属氧化物半导体晶体管82A、82B；晶体管82A、84A的栅极电连于输入端in1，两晶体管的源极分别偏压于地端直流电压G及直流电压V。输入端in2则电连至晶体管82B、84B的栅极，两晶体管的源极同样地分别偏压于地端直流电压G及直流电压V。

为了说明本发明倍频电路70运作的原理，请继续参考图7(并一并参考图4、图5及图6)。图7中绘出了压控震荡器60、倍频电路70运作时各相关讯号波形时序的示意图；图7中各波形的横轴为时间，纵轴为波形的大小。在图7中，讯号P0、P1、P2至讯号P9就是图4中压控震荡器60分别于节点Nc0、Nc1、Nc2至Nc9的讯号(讯号P9等效于讯号P0，其实也就是时钟64B，请见图4)。就如图1、图2及相关讨论中所描述过的，既然压控震荡器60中设有九个差动缓冲器62，讯号P1至N9不但皆具有相同的周期T1，且各讯号的相位差会平均分布于360度的相位中；如讯号P1与讯号P2间有40度(360/9)的相位差，以此类推；各讯号P0至P9的讯号电平则在高低电平H、L之间交互震荡。讯号P1至P9可视为压控震荡器60所产生的初始讯号；而本发明在图4的实施例中，即在讯号P1至P9中选出讯号P1、P4及P7的三个讯号，作为倍频电路70的输入讯号，以实现倍频电路70的三倍频功能。请注意讯号P1、P4及P7的相位差也平均分配于360度中，像讯号P1与P4之间有120度的相位差，讯号P4、P7间也有120度的相位差。

就如图5中所示，在驱动模块80中，三个驱动电路76A至76C会以各自的控制端C分别接收讯号P1、P4及P7作为控制讯号，并以各驱动电路的接收端in1、in2接收其它两个讯号作为触发讯号；而各驱动电路76A至76C对各自输出端Op充放电的倾向，即分别以参考讯号72A、72B及72C来代表。举例来说，在图7中，波形集合73A中的参考讯号72A，就代表驱动电路76A在以讯号P1作为控制讯号、以讯号P4、P7作为触发讯号时，对其输出端Op充放电的倾向(讯号P1前标示的(C)，代表讯号P1是由控制端C输入的控制讯号)。以图7中的波形对照图6可看出，在时间点t1至t4间，驱动电路76A控制端C的讯号P1维持在高电平H(例如是直流电压V的电平)，晶体管82C导通，晶体管84C则关闭，使得输出端Op的电压由晶体管82A、82B的开关与否来决定。在此期间内，由于讯号P7会先于时间点t1及t2间维持在高电平H，晶体管82B就会被导通，以将驱动电路76A的输出端Op的电压放电至地端的直流电压G；在图7中，参考讯号72A在时间点t1至t2的低电平，就代表驱动电路76A倾向将其输出端Op的电压拉低。在时间点t2至t3之间，讯号P4、P7均维持在低电平L，不改变输出端Op的电压，参考讯号72A等效上就被保持在低电平。到了时间点t3、t4之间，讯号P4的高电平H又导通了晶体管82A；而图7中参考讯号72A在此期间内持续为低电平，就代表驱动电路76A会持续将其输出端Op的电压向地端的直流电压G放电。

相对地，在时间点t4至t7之间，作为控制讯号的讯号P1降低至低电平H，使晶体管84C导通、晶体管82C关闭；在此时段中，输出端Op的电压就由晶体管84A、84B来主控。像在时间点t4至t5间，讯号P7的低电平L会导通晶体管84B；而参考讯号72A在此期间内的高电平，就代表驱动电路76A倾向将其输出端Op的电压拉高至直流电压V的电平。在时间点t5至t6之间，高电平H的讯号P4、P7会使晶体管84A、84B均关闭，维持其输出端Op的电压不变。到了时间点t6、t7之间，低电平L的讯号P4导通了晶体管84A；而参考讯号72A在此期间内维持于高电平，就代表驱动电路76A再度倾向于将其输出端Op的电压充电至直流电压V的电压。

同理，如波形组合73C所示，在控制端C受讯号P4控制的驱动电路76C中，参考讯号72C在时间点t1至t3、t6至t7间的高电平，即代表驱动电路76C倾向于将其输出端Op的电压充电至于直流电压V的高电平；参考讯号72C在时间点t3至t6间的低电平，则代表驱动电路76B在此期间内会倾向于将其输出端Op的电压放电至地端直流电压G的低电平。而由驱动电路76B所对应的波形组合73B可看出，驱动电路76B在时间点t2至t5间倾向于将其输出端Op的电压充电至直流电压V的高电平(故参考讯号72C在此期间显示为高电平)；而在时间点t1至t2、t5至t7间，驱动电路76B则倾向于将输出端Op的电压放电至直流电压G的低电平(故参考讯号72B在这些时段中显示为低电平)。由各参考讯号72A至72C可看出，由于讯号P1、P4及P7间的相位差，即使在同一时段内，不同的驱动电路73A至73C也会受触发而做出充放电互异的动作。

由于各驱动电路76A至76C的输出端Op均电连至节点Ne1(请见图5)，各驱动电路76A至76C对其输出端Op充电、放电的倾向，就决定了节点Ne1的电压。如图7所示，集合各参考讯号72A至72C可看出，在时间点t1至t2间，有两个驱动电路(驱动电路76A、76B)倾向于将节点Ne1的电压放电至地端直流电压G的低电平，仅有一驱动电路76C倾向于将节点Ne1的电压充电至直流电压V的高电平。故在此期间内，反相器74输入端的讯号68A会趋近于低电平，触发反相器74输出高电平H的输出讯号68B(请一并参考图5)。相对地，在时间点t2至t3之间，驱动电路76B、76C均倾向于将节点Ne1充电至直流电压V的高电平，仅有一驱动电路72A倾向于将节点Ne1放电，故节点Ne1的电压会倾向于直流电压V的高电平，并触发反相器74输出低电平L的输出讯号68B。

同理，在时间点t1至t7的一个周期T1之时间内，在时间点t4至t5、t6至t7间均有两个驱动电路倾向于将节点Ne1的电压充电至直流电压V的高电平，故会触发反相器74使输出讯号68B为低电平L。时间点t3至t4、t5至t6间均有两个驱动电路倾向于将节点Ne1的电压放电至地端的直流电压G，故会触发反相器74将输出讯号68B拉高至高电平H。由图7中输出讯号68A、68B的波形可看出，输出讯号68A、68B的周期T2就已经是周期T1的三分之一了。换句话说，总结图7中的各波形可知，不管是压控震荡电路60中各节点的讯号P0至P9、各驱动电路76A至76C于参考讯号72A至72C所显示的充放电倾向，都是以周期T1为变化的基本周期；但在组合利用上述各讯号的相位差驱动各驱动电路76A至76C交错地充放电后，本发明的倍频电路70就能输出三倍频于周期T1的输出讯号68B了。

就如图4及相关讨论中曾提到的，本发明的倍频电路70可以引入额外的倍频比率Lc，配合锁相回路50原本的频率，使得输出讯号68B的频率为时钟64A频率的Lc*(Lb/La)倍。就像上述在本发明图4至图7的实施例中所讨论的，倍频电路70额外引入了三倍频的倍频比率(即Lc＝3)。这样一来，当要在不同的电子电路中实现出不同频率倍数比的时钟操作电路时，就可以利用本发明的倍频电路额外引入的倍频比率，以便在不修改锁相回路分频器分频比率的情形下，实现出不同频率倍数比的时钟操作电路。如前所讨论过的，若要以改变锁相回路中分频器分频比率的方法来实现不同的频率倍数比，往往会干扰分频回路运作的稳定。但在本发明中，即使不改变分频器的分频比率，以倍频电路引入的倍频比率，也能实现出不同频率倍数比的电子电路。由于本发明的倍频电路并不位于锁相回路的闭循环中，并不会严重干扰锁相回路的稳定性；如此一来，同样的锁相回路的电路设计就能广泛用来实现出不同的频率倍数比，不必为了改变分频器的分频比率而重新设计锁相回路中的其它电路。虽然在某些情形下，可能还是要调整分频器的分频比率才能实现所需的频率倍数比，但在本发明倍频电路的辅助下，也就不需要大幅调整分频器的分频比率；即使不重新设计锁相回路中的其它电路，也能维持锁相回路运作的稳定。换句话说，本发明的倍频技术将可增加锁相回路电路设计上的弹性及裕度。

除了运用在锁相回路中，本发明的倍频技术也可运用于延迟锁定回路，发挥倍频的效果。请参考图8。图8即为本发明的倍频电路110在一讯号电路88中与一延迟锁定回路90协同运作的功能方块示意图。类似于图3中延迟锁定回路的典型结构，图8中的延迟锁定回路90中亦设有检测时钟104A、104B相位差的检测器92、能将检测器92的检测结果转变为电压讯号的充电电路94及滤波器96、以及能依据电压讯号调整时钟104B时相的受控延迟电路100。延迟锁相回路90完成锁定后，就能使时钟104A、104B同频、同步而没有相位差(或等效的，相位差恰等于360度的整数倍)。在图8的实施例中，受控延迟电路100设有二十五个缓冲器102，各缓冲器的输入、输出依序电连于节点N0至N25之间，各缓冲器能依据滤波器96的电压讯号，在其输入、输出讯号间引入对应的时相差，以调整时钟104B的时相。利用这二十五个的缓冲器102在各节点的讯号，本发明的倍频电路110即可实现出五倍频的功能；换句话说，倍频电路110所产生出来的输出讯号301B，其频率会是讯号104A、104B的五倍。

就如图8中所示，在此实施例中，本发明的倍频电路110要利用受控延迟电路100分别在节点N1、N6、N11、N16及N21所产生的五个讯号W1、W6、W11、W16及W21，组合出倍频电路110的倍频功能。请继续参考图9、图10。图9为本发明倍频电路110一实施例的功能方块示意图。倍频电路110中设有一驱动模块120及一反相器114。配合五个作为输入讯号的讯号W1、W21、W16、W11及W6，驱动模块120中也设有五个驱动电路116A至116E。各驱动电路116A至116E分别设有四个输入端in1至in4、一控制端C及一输出端Op。驱动电路116A至116E的电路结构相同，而图10即以驱动电路116A为例，显示出各驱动电路116A至116E的功能方块示意图。

如图9所示，各驱动电路116A至116E的控制端C分别接收讯号W1、W21、W16、W11及W6作为控制讯号，而输入端in1至in4则接收其它四个讯号作为触发讯号；驱动电路116A至116E的输出端Op共同电连于节点Ne2。依据触发讯号、控制讯号的控制，驱动电路116A至116E在各自输出端Op的参考讯号201、211、216、221及206，就分别代表驱动电路116A至116E对节点Ne2充电或放电的倾向。综合各驱动电路116A至116E对节点Ne2充放电的总效应就形成了输出讯号301A，并触发反相器114产生输出讯号301B。而如图10所示，各驱动电路116A至116E中分别设有五个p型晶体管124A至124E，以及五个n型晶体管122A至122E；各晶体管122A至122E、124A至124E的栅极则分别受输入端in1至in4及控制端C的讯号控制。晶体管122E、124E的漏极(drain)则形成驱动电路的输出端Op。

为描述图8中本发明倍频电路110实现五倍频的原理，请参考图11(并一并参考图8至图10)。图11为本发明倍频电路110运作期间，各相关讯号的波形时序示意图；各波形讯号的横轴为时间，纵轴代表各讯号的大小。其中，讯号W0至W25即为图8中受控延迟电路100分别在各节点N0至N25的讯号；当延迟锁定回路90完成锁定后，节点N25的讯号W25(也就是时钟104B)就会和节点N0的讯号W0(也就是时钟104A)同步、同频(皆具有周期T3)且无相位差。讯号W1至W25可当作是初始讯号，而本发明在图8中的实施例，即是由这些初始讯号中选出相位差平均分布于360度的五个讯号W1、W6、W11、W16及W21，以实现倍频电路110的倍频功能。由图10可看出，驱动电路116A的运作原理和图6中的驱动电路76A大致相同。举例来说，如图11所示，在驱动电路116A中，作为控制讯号的讯号W1在时间点ta1至ta6之间为高电平H，让晶体管122E导通，晶体管124E关闭；而在同一期间内，在输入端in2、in3、in4及in1输入作为触发讯号的讯号W6、W11、W16及W21则分别在时间点ta3至ta6、时间点ta5至ta6、时间点ta1至ta2、时间点ta1至ta4之间以高电平H将晶体管122A至122D导通，使驱动电路116A在时间点ta1至ta6之间倾向于将节点Ne2的电压放电至低电平的直流电压G。而在时间点ta1至ta6间，在驱动电路116A输出端Op的参考讯号201，即以低电平来代表驱动电路116A在此期间内拉低节点Ne2电压的倾向。相对地，在时间点ta6至ta11之间，低电平L的讯号W1将晶体管124E导通、晶体管122E关闭，而讯号W6、W11、W16及W21分别在时间点ta6至ta8、ta6至ta10、ta7至ta11以及ta9至ta11之间将晶体管124A至124D导通，使驱动电路116A在时间点ta6至ta11之间倾向于将节点Ne2的电压拉高至高电平的直流电压V；而参考讯号201在此期间内的高电平，即代表驱动电路116A在此期间内向节点Ne2充电的倾向。

依据相同的运作原理，驱动电路116B至116E对节点Ne2充放电的倾向，也就分别以参考讯号206、211、216及221中的高低电平来代表。综合驱动电路116A至116E于参考讯号201、211、216、221及206中显示的充放电倾向，就可判断节点Ne2的电压电平高低，并得出输出讯号301A、301B的波形。举例来说，由时间点ta1至ta11延续一周期T3的期间内，在时间点ta1至ta2、ta3至ta4、ta5至ta6、ta7至ta8以及ta9至ta10间，在五个驱动电路116A至116E中，会有三个驱动电路倾向将节点Ne2放电，仅有两个驱动电路倾向将节点Ne2充电，故在这些时段内，节点Ne2的输出讯号301A会倾向于低电平，并触发反相器114输出高电平H的输出讯号301B。相对地，在时间点ta2至ta3、ta4至ta5、ta6至ta7、ta8至ta9以及ta10至ta11之间，五个驱动电路中有三个倾向将节点Ne2的电压充电拉高，只有两个倾向于将节点Ne2的电压放电降低，故节点Ne2的输出讯号301A在这些时段内也会趋于高电平，并触发反相器114在这些时段内输出低电平L的输出讯号301B。由图11中即可明显看出，输出讯号301B的周期T4为周期T3的五分之一，实现了本发明倍频电路110五倍频的倍频功能。

由上述讨论可知，本发明的倍频电路在与延迟锁定电路搭配运用后，即能扩充延迟锁定电路的时钟操作功能，让图8中的讯号电路88不仅能根据时钟104A产生出同频、同步、无相位差的时钟104B，还能以本发明的倍频电路110产生出频率五倍于时钟104A的输出讯号301B。

在图8、图9的实施例中，是以受控延迟电路100在节点N1、N6、N11、N16及N21的讯号W1、W6、W11、W16及W21，来实现本发明的五倍频功能。当然，在讯号W1至W25之中，还是可选用其它的讯号来实现本发明的精神。关于此情形，请参考图12。图12的波形时序图中示意的是当图8中倍频电路110以不同讯号作为输入讯号时，代表各驱动电路充放电倾向的参考讯号，以及节点Ne2所能产生出来的输出讯号。当倍频电路110以讯号W1、W6、W11、W16及W21作为输入讯号时，分别以讯号W1、W6、W11、W16及W21当做控制端C控制讯号的各驱动电路116A至116E，其充放电的倾向即可用参考讯号201、206、211、216及221来代表；综合各驱动电路于节点Ne2的充放电倾向，节点Ne2的电压变化波形则能以输出讯号301A来表示，就如图8至图11所说明的。同样地，若倍频电路110改以讯号W2、W7、W12、W17及W22来当做输入讯号并分别当做驱动电路116A至116E的控制讯号，则各驱动电路116A至116E对节点Ne2充放电的倾向，就如图12中的参考讯号202、207、212、217及222所示；连带地，各驱动电路在节点Ne2所造成的总体电压的波形变化，就像图12中的输出讯号302A所示。

以此类推，当倍频电路110分别以讯号(W3、W8、W13、W18、W23)，(W4、W9、W14、W19、W24)以及(W4、W9、W14、W19、W24)作为输入讯号并控制驱动电路116A至116E的控制端C时，各驱动电路116A至116E对节点Ne2充放电的倾向就分别如图12中的参考讯号(203、208、213、218、223)、(204、209、214、219、224)及(204、209、214、219、224)所示，而在节点Ne2所造成的电压波形变化，就可分别以输出讯号303A、304A及305A来代表。由图12可看出，对本发明的倍频电路110来说，只要利用五个相位平均分布于360度的讯号作为输入讯号，就能实现出五倍频的功能；就像图12中的输出讯号301A至305A所示，这些讯号的周期T4同样都是延迟锁相回路中各讯号周期T3的五分之一。另外，由图12中也可看出，以不同的五个讯号作为输入讯号，输出讯号301A至305A之间也会有相位差；而讯号301A至305A间的相位差也平均分配于对应周期T4的360度中。换句话说，只要在各讯号W1至W25中选出适当的讯号作为倍频电路110的输入讯号，就能使倍频电路110产生具有特定相位的五倍频输出讯号。当然，倍频电路110中也可设置其它的驱动模块，各驱动模块以不同的讯号作为输入讯号，就能以不同的驱动模块产生不同相位的五倍频输出讯号。

总结来说，本发明的倍频技术可利用M个同频、相位平均分布于360度中的讯号来实现M倍的倍频功能。请参考图13及图14。图13即为本发明另一倍频电路400以M个讯号S(1)、S(2)至S(M)来实现M倍倍频功能的示意图。配合这M个讯号，倍频电路400中也设有M个驱动电路DC(1)、DC(2)至DC(M)，形成驱动模块410，并配合一反相器144来产生一输出讯号401B。而图14即为各驱动模块DC(m)的电路结构示意图。

如图13所示，各驱动电路DC(m)设有(M-1)个输入端in(1)、in(2)至in(M-1)及一控制端C，并设有一输出端Op；而各驱动电路DC(m)的输出端Op即共同电连于节点Ne，做为驱动模块410的输出端。配合M个输入讯号S(1)-S(M)，在各驱动电路DC(m)中是以控制端接收讯号S(m)做为控制讯号(对m等于1、2…或M)，其它的(M-1)个输入讯号则由其它输入端in(1)至in(M-1)输入。而由图14可知，每一驱动电路DC(m)中设有M个p型金属氧化物半导体晶体管QP(1)至QP(M)、M个n型金属氧化物半导体晶体管QN(1)至QN(M)。晶体管QP(1)至QP(M-1)的源极偏压于高电平的直流电压V，晶体管QN(1)至QN(M-1)的源极偏压于低电平的地端直流电压G。类似于图6、图10中驱动电路的运作模式，驱动电路DC(m)在控制端C的控制讯号S(m)为高电平时，会导通晶体管QN(M)、关闭晶体管QP(M)，而输入端in(1)至in(M-1)的输入讯号会依次以高电平来导通各晶体管QN(1)至QN(M-1)，让驱动电路DC(m)倾向于将其输出端Op的电压放电至低电平。当控制端C的控制讯号S(m)为低电平时，晶体管QN(M)关闭、QP(M)导通，而输入端in(1)至in(M-1)的输入讯号会依次以低电平来导通晶体管QP(1)至QP(M-1)，让驱动电路DC(m)倾向于将其输出端Op充电至高电平的直流电压V。如图13的配置所示，由于各驱动电路DC(1)至DC(M)控制端C的讯号S(1)至S(M)均有不同的相位，也会驱使各驱动电路在不同的时间，对节点Ne作充放电各异的动作。综合各驱动电路DC(1)至DC(M)对节点Ne的充放电倾向，就能触发反相器144输出M倍频于各讯号S(1)至S(M)的输出讯号401B。在本发明的较佳实施例中，可以用奇数个输入讯号S(1)至S(M)(也就是M为奇数)来分别控制奇数个驱动电路DC(1)至DC(M)；利用奇数个相位平均分布于360度的输入讯号S(1)至S(M)，在同一时间中倾向充电的驱动电路个数与倾向放电的驱动电路的个数必定不会相等，这样就能组合出M倍频变化的波形做为输出讯号401B。

就如本发明于图4、图8的两个实施例，要产生出M个相位平均分配于360度的讯号S(1)至S(M)来实现本发明倍频电路400的倍频功能，可利用锁相回路或锁定延迟回路中原本就会产生出来的同频异相讯号。举例来说，若锁相回路中的压控震荡器或是锁定延迟电路中的受控延迟电路设有M*M个差动缓冲器或缓冲器，由各差动缓冲器、缓冲器的输出端就可取出N(N＝M*M)个讯号W(1)到W(N)做为初始讯号。由前面的讨论可知，讯号W(1)至W(N)的相位会平均分配于360度中，也就是说，第n个讯号W(n)与第一个讯号W(1)之间的相位差等于(360*(n-1)/N)度(对n＝1、2…或N)。对m＝1、2…或M，取讯号W(m0+(m-1)*M)作为讯号S(m)，就可以形成S(1)到S(M)、共M个同频、相位平均分布的讯号来实现本发明在图13中的倍频电路400(其中m0为一常数，可以是1、2…或M)。

在已知技术中，已知的锁相回路结构缺乏设计上的弹性及裕度，要实现出不同频率倍数比的锁相回路，常要重新设计整个锁相回路，浪费电路设计、生产的时间及资源；而已知的延迟锁定电路则仅能支持有限的时钟操作功能。相较之下，在锁相回路或延迟锁定回路中引入本发明的倍频电路后，就能增加倍频的功能，扩充延迟锁定回路的时钟操作功能，并大幅增强锁相回路的设计弹性及裕度，减少电路设计、制造的成本及资源。在以0.18m的制程来将本发明在图8的五倍频电路实际实施于半导体电路中时，其布局(layout)的面积大约为31.5m*23.5m，相较于锁相回路或延迟锁定回路典型的500m*500m布局面积，本发明倍频电路所占的面积极小，却能在锁相回路或延迟锁定回路中引入相当大的功能改进，足证本发明的优点。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明专利的涵盖范围。

Claims (24)

1.一种以多个低频参考讯号产生一高频输出讯号的方法，该方法包含有：

接收多个参考讯号，其中各参考讯号的周期相同，各参考讯号间具有预设的相位差，且每一参考讯号在每一周期中，其讯号的电平会在一高电平及一低电平之间变化；以及

在该多个参考讯号中，当讯号电平为高电平的参考讯号的个数大于讯号电平为低电平的参考讯号的个数时，使该输出讯号的讯号电平为一第一电平；当讯号电平为低电平的参考讯号的个数大于讯号电平为高电平的参考讯号的个数时，使该输出讯号的讯号电平为一第二电平，且该第一电平与该第二电平实质相异。

2.如权利要求1所述的方法，其中所述多个参考讯号的相位，是平均分布在与一周期对应的相位中。

3.如权利要求1所述的方法，其中是以奇数个低频参考讯号来产生该输出讯号。

4.如权利要求1所述的方法，其还包含有：

进行一讯号产生步骤，以利用多个输入讯号产生该多个参考讯号；该讯号产生步骤包含有：

产生一参考讯号时，在该多个输入讯号中以一输入讯号作为一控制讯号，并以其它的输入讯号作为触发讯号；当该控制讯号由低电平转变为高电平后，若所述触发讯号中有一触发讯号为高电平，则使该参考讯号维持于低电平；当该控制讯号由高电平转变为低电平后，若所述触发讯号中有一触发讯号为低电平，则使该参考讯号维持于高电平。

5.如权利要求4所述的方法，其中该讯号产生步骤还包含有：在该多个输入讯号中，以不同的输入讯号作为控制讯号以产生不同的参考讯号

6.如权利要求4所述的方法，其中该多个输入讯号具有相同的周期，各输入讯号间具有预设的相位差。

7.如权利要求6所述的方法，其中所述输入讯号的相位差是平均分布在与一周期对应的相位中。

8.如权利要求4所述的方法，其还包含有：

产生多个初始讯号，使得各初始讯号具有相同的周期，且各初始讯号间具有预设的相位差；以及

由所述初始讯号中，选出多个初始讯号作为所述输入讯号。

9.如权利要求8所述的方法，其中所述初始讯号的个数，为所述输入讯号个数的平方。

10.如权利要求8所述的方法，其中所述初始讯号的相位系平均分布于对应于一周期的相位中。

11.如权利要求4所述的方法，其中在进行该讯号产生步骤时，使所述参考讯号的周期与所述控制讯号的周期相等。

12.如权利要求4所述的方法，其还包含有：

以一锁相回路产生该多个输入讯号。

13.如权利要求4所述的方法，其还包含有：

以一延迟锁定回路产生该多个输入讯号。

14.一讯号电路，其包含有：

一倍频电路，用来根据多个低频参考讯号提供一高频的输出讯号；该倍频电路包含有：

一驱动模块，用来以多个参考讯号产生该输出讯号，其中各参考讯号的周期相同，各参考讯号间具有预设的相位差，且每一参考讯号在每一周期中，其讯号的电平在一高电平及一低电平之间变化；而在该多个参考讯号中，当讯号电平为高电平的参考讯号的个数大于讯号电平为低电平的参考讯号的个数时，该驱动模块使该输出讯号的讯号电平为一第一电平；而当讯号电平为低电平的参考讯号的个数大于讯号电平为高电平的参考讯号的个数时，该驱动模块使该输出讯号的讯号电平为一第二电平，且该第一电平与该第二电平实质相异；以及

一输出端，电连于该驱动模块，用来输出该输出讯号。

15.如权利要求14所述的讯号电路，其中该多个参考讯号的相位，平均分布于与一周期对应的相位中。

16.如权利要求14所述的讯号电路，其中该驱动模块以奇数个低频参考讯号来产生该输出讯号。

17.如权利要求14所述的讯号电路，其中该驱动模块还包含有：

多个驱动电路，各驱动电路对应于一参考讯号；每一驱动电路可根据多个输入讯号产生对应的参考讯号；而每一驱动电路包含有：

多个输入端，每一输入端用来接收一对应的输入讯号做为一触发讯号；以及

一控制端，用来在该多个输入讯号中接收一输入讯号作为一控制讯号；当该控制讯号由低电平转变为高电平后，若所述触发讯号中有一触发讯号为高电平，则该驱动电路会使该参考讯号维持在低电平；当该控制讯号由高电平转变为低电平后，若所述触发讯号中有一触发讯号为低电平，则该驱动电路会使该参考讯号维持在高电平。

18.如权利要求17所述的讯号电路，其中不同的驱动电路接收不同的输入讯号作为控制讯号以产生不同的参考讯号。

19.如权利要求17所述的讯号电路，其中该多个输入讯号具有相同的周期，各输入讯号间具有预设的相位差。

20.如权利要求19所述的讯号电路，其中所述输入讯号的相位差平均分布于对应于一周期的相位中。

21.如权利要求17所述的讯号电路，其还包含有：

一锁相回路或一延迟锁定回路，用来产生多个初始讯号，使得各初始讯号具有相同的周期，且各初始讯号间具有预设的相位差；而所述驱动电路是在所述初始讯号中接收多个初始讯号作为所述输入讯号。

22.如权利要求21所述的讯号电路，其中所述初始讯号的个数，为所述输入讯号个数的平方。

23.如权利要求21所述的讯号电路，其中所述初始讯号的相位平均分布于与一周期对应的相位中。

24.如权利要求17所述的讯号电路，其中每一驱动电路使对应参考讯号的周期与对应控制讯号的周期相等。

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