CN1213226A - 时钟信号的控制方法及其装置 - Google Patents

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Abstract

本发明提供一种实现高速化、并且也可以作为可变延迟电路利用的时钟信号的控制方法以及其装置。从外部输入确定倍增倍数码12的数据和外部时钟7,首先由来自频率检测电路6的控制信号11调整多相时钟倍增电路2的动作范围,将用分频器1分频外部时钟后的多相时钟输入到多相时钟倍增电路2,用确定倍增倍数码12指定的数将时钟脉冲分割成N相时钟9,最后用时钟合成电路5合成后输出倍增时钟11。

Description

时钟信号的控制方法及其装置
本发明涉及一种时钟信号的控制方法及其装置。
现有的时钟信号倍增电路，例如，如图20(ISSCC Digest of TechnicalPapers pp.216～217,Feb.1996,USP5,422,835,USP5,530,837)所示，4倍增时，由4组延迟电路301、302、303、304、4组切换器305、306、307、308、相位比较器309和计数器310构成。并且，第1～第4延迟电路301、302、303、304分别由第1～第4切换器305～308选择其输出端子，4组延迟电路301～304串联相接。
然后，从外部输入的第1时钟311和通过4组延迟电路列301～304的第5时钟315在相位比较器309处进行比较，根据其比较结果向计数器310传送UP信号316或DOWN信号317，从计数器310向切换器305～308输出控制信号318，使得第1时钟311和第5时钟315的相位相等进行调整。
在此，由于将4组延迟电路301～304的延迟时间调整为相等，因此其延迟时间相等，第1时钟311、第2时钟312、第3时钟313、第4时钟314的时间差相等，其时间差为时钟周期的1/4。因此，通过将第1时钟311、第2时钟312、第3时钟313、第4时钟314合成，可以得到和4倍增第1时钟311后相同的时钟波形。
作为倍增时钟信号的电路，可以使用锁相环(PLL)。如图21所示，在锁相环中，利用分频器323将压控振荡器322的输出进行分频，其分频信号与外部时钟信号324在相位比较器319处进行比较，其比较结果作为UP信号325或DOWN信号326经过电荷泵320以及环滤波器321输入到压控振荡器322，根据该信号控制压控振荡器322，将压控振荡器322的输出分频后的时钟调节使其与外部时钟324有相同的频率。这样，压控振荡器322将输出分频数的逆倍数的倍增时钟327。
但是，图20所示构成的电路中，通过串联相接的延迟电路的信号与外部时钟要进行数十次以上的比较，每进行一次比较还要逐步校正延迟差、相位差，而图21所示构成的电路中，为了让分频压控振荡器输出得到的时钟与外部时钟有相等的频率，要进行数十次以上的调整并要逐步校正延迟差、相位差，因此在获得倍增的时钟之前需要等待数十个以上的时钟脉冲，存在着不利于高速化的问题。
而且，图19以及图20所示的电路，基本上只能使用时钟控制，不可能作为可变延迟的延迟电路使用。
本发明的目的是要提供一种可以实现高速化、并且可以作为可变延迟电路利用的时钟信号控制方法及其装置。
为了达到上述目的，有关本发明的时钟信号控制方法是控制时钟的时钟信号控制方法，是将外部时钟分频为多相时钟，将上述多相时钟的不同相位的时钟的不同相的脉冲的相位差进行复数分割。
有关本发明的时钟信号控制方法是，将外部时钟分频为多相时钟，将上述多相时钟的不同相位的时钟的不同相的脉冲的相位差进行复数分割，将上述分割后的不同相的时钟进行多重化，倍增上述多相时钟的相。
有关本发明的时钟信号控制方法是，将外部时钟分频为多相时钟，将上述多相时钟的不同相位的时钟的不同相的脉冲进行复数分割，将上述分割后的不同相的时钟进行多重化，倍增频率。
有关本发明的时钟信号控制装置，具有分频器、多相时钟倍增电路，上述分频器将外部时钟分频为多相时钟，上述多相时钟倍增电路包括多个将上述多相时钟的不同相位时钟的不同相的脉冲进行复数分割的时间差N重分割器、该多个时间差N重分割器并联配置。
有关本发明的时钟信号控制装置，具有分频器、多相时钟倍增电路，上述分频器将外部时钟分频为多相时钟，上述多相时钟倍增电路包括多个将上述多相时钟的不同相位时钟的不同相的脉冲进行复数分割，倍增上述的多相时钟的相的数的时间差N重分割器、倍增上述的多相时钟的相的时间差N重分割器、将从上述时间差N重分割器输出的分割后的不同相的时钟进行多重化，产生倍增了相后的多相时钟的多重化电路。
有关本发明的时钟信号控制装置，具有分频器、多相时钟倍增电路，上述分频器将外部时钟分频为多相时钟，上述多相时钟倍增电路包括将上述多相时钟的不同相位时钟的不同相的脉冲的相位差进行复数分割的时间差N重分割器，倍增上述的多相时钟的相的时间差N重分割器、将从上述时间差N重分割器输出的分割后的不同相的时钟进行多重化，倍增多相时钟的频率的多重化电路。
在将上述分割后的不同相的时钟进行多重化时，上述多相时钟的相的数设定为比上述分频器的分频比和上述时间差N重分割器的分割数要小的值。
包括由可变延迟元件，该可变延迟元件由外部信号控制将上述脉冲的相位差进行分割的分割数。
上述多相时钟倍增电路由多个串联相接。
包括有时钟合成电路，该时钟合成电路合成从上述多相时钟倍增电路输出的多相时钟，生成单相的时钟。
上述时间差N重分割器以及可变延迟元件由不同门限幅度的M0S型三极管和不同容量的电容元件组合而成。
以下对附图作简要说明。
图1为表示本发明的时钟信号控制方法及其装置的构成图。
图2为表示本发明的相数变换方法以及相数不变方法中的多相时钟的相的数和多相时钟的频率之间的关系图。
图3为表示本发明实施例1的电路图。
图4为表示本发明实施例1的动作时序图。
图5为表示应用本发明实施例1的4相时钟倍增电路图。
图6为表示应用本发明实施例1的4相时钟倍增电路的动作时序图。
图7为表示应用本发明实施例1的时间差N重分割器的电路图。
图8为表示应用本发明实施例1的时间差N重分割器的动作时序图。
图9为表示应用本发明实施例1的时间差分割器的电路图。
图10为表示应用本发明实施例1的复位信号产生电路的电路图。
图11为表示应用本发明实施例1的时间差分割器和复位信号产生电路的动作时序图。
图12为表示本发明实施例2的电路图。
图13为表示本发明实施例2的动作时序图。
图14为表示应用本发明实施例2的4相时钟倍增电路的电路图。
图15为表示应用本发明实施例2的4相时钟倍增电路的动作时序图。
图16为表示应用本发明实施例2的时间差N重分割器的电路图。
图17为表示应用本发明实施例2的时间差N重分割器的动作时序图。
图18为表示应用本发明实施例2的时间差N重分割器的电路图。
图19为表示应用本发明实施例2的时间差N重分割器的动作时序图。
图20为表示现有例的倍增时钟信号的电路的电路图。
图22为表示现有例的倍增时钟信号的电路，应用PLL时的电路图。
以下对附图符号说明
1-分频器；2-多相时钟倍增电路；3-时间差N重分割电路；4a1-4aNmax-时间差分割电路；5-时钟合成电路；6-周期检测电路；7-外部时钟信号；9-N相时钟；10-倍增时钟；11-控制信号；12-确定倍增倍数码。
下面根据附图说明本发明的实施方案。
本实施方案中，图1为表示本发明基本构成的原理图。
在图1中，1为分频器，分频器1将外部时钟7分频为多相时钟(Q1～QN)8。
2为多相时钟倍增电路，多相时钟倍增电路2包括有多个并联配列的时间差N重分割器3a。5为时钟合成电路，6为周期检测电路，7为外部时钟，12为确定倍增倍数码。
在图1中，本发明的时钟信号控制方法，是控制时钟的时钟信号控制方法，其基本构成为将外部时钟7分频为多相时钟(Q1～QN)8，将多相时钟(Q1～QN)8的不同相位的时钟的不同相的脉冲的相位差进行复数分割。进一步其特征是利用将多相时钟(Q1～QN)8的不同相位的时钟的不同相的脉冲的相位差进行复数分割的事件，将多相时钟(Q1～QN)8的不同相位的时钟的不同相的脉冲进行复数分割，然后将分割后的不同相的时钟进行多重化，倍增多相时钟(Q1～QN)8的相(以下称为相数变换方法)。或者其特征是将外部时钟7分频为多相时钟(Q1～QN)8，将多相时钟(Q1～QN)8的不同相位的时钟的不同相的脉冲进行复数分割，然后将分割后的不同相的时钟进行多重化，倍增多相时钟(Q1～QN)8的频率(以下称为相数不变方法)。
图2为表示上述相数变换方法和相数不变方法中的多相时钟(Q1～QN)8的相的数和多相时钟(Q1～QN)8的频率之间的关系。图2(a)及(c)为表示相数变换方法的多相时钟(Q1～QN)8的相的数和多相时钟(Q1～QN)8的频率之间的关系。图2(b)为表示相数不变方法的多相时钟(Q1～QN)8的相的数和多相时钟(Q1～QN)8的频率之间的关系。在图2中，以外部时钟7的相的数为1，其频率为A(定数)。
在图2(a)所述相数变换方法中，其多相时钟(Q1～QN)8的相的数为：分频后的多相时钟(Q1～QN)8的相的数为m倍，其频率为A/m。然后，分割后的多相时钟(Q1～QN)8的相的数为m×N倍，其频率为A/m。进一步，多重化后的多相时钟(Q1～QN)8的相的数为N倍，其频率为A。最后，经过时钟合成后，多相时钟(Q1～QN)8的相的数为1，其频率为A×N。
在图2(b)所述相数不变方法中，其多相时钟(Q1～QN)8的相的数为；分频后的多相时钟(Q1～QN)8的相的数为m倍，其频率为A/m。然后，分割后的多相时钟(Q1～QN)8的相的数为m×N倍，其频率为A/m。进一步，多重化后的多相时钟(Q1～QN)8的相的数为m倍，其频率为(A/m)×N。最后，经过时钟合成后，多相时钟(Q1～QN)8的相的数为1，其频率为A×N。
在图2(c)所述相数变换方法中，多重化后的多相时钟(Q1～QN)8的相的数并不回到N或者m，也可以是2m的相。即相的数在比分频比m和分割数N的乘积(m×N)要小的值的范围设定即可。
图1为表示有关本发明的时钟信号控制方法的基本构成，是实施将外部时钟分频为多相时钟，将上述多相时钟的不同相位的时钟的不同相的脉冲的相位差进行复数分割的方法的装置。由将外部时钟7分频为多相时钟(Q1～QN)8的分频器1和多相时钟倍增电路组合所构成。多相时钟倍增电路包含有多个将多相时钟(Q1～QN)8的不同相位的时钟的不同相的脉冲进行复数分割的时间差N重分割器3a并将多个时间差N重分割器3a并列配置。
作为实施有关本发明相数变换方法的装置，由将外部时钟7分频为多相时钟(Q1～QN)8的分频器1和多相时钟倍增电路2组合所构成。多相时钟倍增电路2包含有将多相时钟(Q1～QN)8的不同相位的时钟的不同相的脉冲的相位差进行复数分割，倍增多相时钟(Q1～QN)8的相的数的时间差N重分割器3a、倍增多相时钟(Q1～QN)8的相的时间差N重分割器3a、将上述从时间差N重分割器输出的分割后的不同相的时钟进行多重化处理，产生倍增相后的多相时钟的多重化电路3b。(参照图5)
作为实施有关本发明相数不变方法的装置，由将外部时钟7分频为多相时钟(Q1～QN)8的分频器1和多相时钟倍增电路2组合所构成。多相时钟倍增电路2包含有将多相时钟(Q1～QN)8的不同相位的时钟的不同相的脉冲的相位差进行复数分割的时间差N重分割器3a、倍增多相时钟(Q1～QN)8的相的时间差N重分割器3a、将从上述时间差N重分割器输出的分割后的不同相的时钟进行多重化处理，倍增多相时钟(Q1～QN)8的频率的多重化电路3b。(参照图5)
下面按照图1及图3说明实施有关本发明相数变换方法的装置的动作。将来自外部的确定倍增倍数码12所指定的数N以及控制信号11输入到多相时钟倍增电路2中，由来自频率检测电路6的控制信号11调整多相时钟倍增电路2的动作范围。然后，将外部时钟7分频为多相时钟(Q1～QN)8，将该多相时钟(Q1～QN)8输入到多相时钟倍增电路2中进行N分割，倍增多相时钟(Q1～QN)8的相，接下来，将N分割后的不同相的时钟进行多重化处理，产生N相时钟信号(S1～SN,SN+1～SNmax)9。最后由时钟合成电路5对N相时钟信号9进行合成，作为单相N倍增时钟信号10输出。
在以上的说明中，如果代替多相时钟Q1～QN的2个脉冲，输入有一定时间差的2个脉冲，由确定倍增倍数码12所指定的数N对脉冲的时间差进行分割，还可以提供可变时间。
实施例1
图3为表示下面按照实施有关本发明相数变换方法的装置的具体实施例的构成图。
图3所示分频器1输出以1/4的分频比将外部时钟信号7分频后的4相分频时钟Q1、Q2、Q3、Q4。
4相时钟倍增电路(多相时钟倍增电路)2，如后所述，包括有并联相接的4台时间差N重分割器3a1～3a4和1台多重化电路3b。
时钟合成电路5以来自4相时钟倍增电路(多相时钟倍增电路)2的N相时钟9作为输入，输出将外部时钟7进行了N倍增后的单相倍增时钟10。
在图3所示的实施例1中，如图4所示，由1/4分频器外部时钟信号7分频产生4相时钟Q1～Q4，将该4相时钟Q1～Q4输入到4相时钟倍增电路2中。4相时钟倍增电路2输出时钟S1～SMAX，时钟S1～SMAX之中对应于由确定倍增倍数码12所指定的数N，由N之前的时钟S1～SN作为相位为时钟周期tCk的1/N的N相时钟。由时钟合成电路5将该时钟S1～SN进行合成，得到N倍增的时钟10。另外，时钟SN+1～SNmax在时钟合成电路5处被除去。时钟SNmax的Nmax表示倍增可能的最大值，在实施例1中设定为8。
又，包含有周期检测电路6，周期检测电路6由固定段数的环振荡器和计数器构成。外部时钟信号7的周期中的环振荡器振荡次数由计数器进行计数，根据计数的值以及由确定倍增倍数码12所指定的数N向时间差N重分割器3a输出控制信号11，调整时间差N重分割器3a的负载。由周期检测电路6消除外部时钟信号7的周期的动作范围和器件特性的分散。又，在实施方案中，周期检测电路6使用了环振荡器，也可以使用通过级联相接的反相器和简单的锁存电路的组合。又，确定倍增倍数码12所指定的数N作为外部信号可以任意输入。
下面，用图5及图6说明图3所示4相时钟倍增电路2的具体构成及其动作。
如图5所示，4相时钟倍增电路2包括有并联相接的4台时间差N重分割器3a1～3a4和1台多重化电路3b。来自分频器1的4相时钟Q1～Q4之中，时钟Q1连接输入到时间差N重分割器3a1、3a3，时钟Q2连接输入到时间差N重分割器3a2、3a4，时钟Q3连接输入到时间差N重分割器3a1、3a3，时钟Q4连接输入到时间差N重分割器3a2、3a4。
多重化电路3b将来自并联相接的时间差N重分割器3a1～3a4的时钟SP11～SP1N,SP21～SP2N,SP31～SP3N,SP41～SP4N进行多重化处理，输出N相时钟S1～SN。
向图5中的4相时钟倍增电路2输入4相时钟Q1～Q4、来自周期检测电路6的控制信号11以及确定倍增倍数码12的数据。
向时间差N重分割器3a1输入时钟Q1和Q3，时间差N重分割器3a1输出时间相差为时钟Q1和Q3上升沿时间差2tCK的1/2N，周期为4tCk的N相时钟SP11～SP1N、以及时钟SP1N+1～SP1Nmax。
向时间差N重分割器3a2输入时钟Q2和Q4，时间差N重分割器3a2输出时间相差为时钟Q2和Q4上升沿时间差2tCK的1/2N，周期为4tCk的N相时钟SP21～SP2N、以及时钟SP2N+1～SP2Nmax。
向时间差N重分割器3a3输入时钟Q3和Q1，时间差N重分割器3a3输出时间相差为时钟Q3和Q1上升沿时间差2tCK的1/2N，周期为4tCk的N相时钟SP31～SP3N、以及时钟SP3N+1～SP3Nmax。
向时间差N重分割器3a4输入时钟Q4和Q2，时间差N重分割器3a4输出时间相差为时钟Q4和Q2上升沿时间差2tCK的1/2N，周期为4tCk的N相时钟SP41～SP4N、以及时钟SP4N+1～SP4Nmax。
如图6所示，时钟SP11～SP1N、时钟SP21～SP2N、时钟SP31～SP3N、时钟SP41～SP4N的上升沿分别相距时间tCK/N，全部组成4N相时钟。在图6中，N为7,Nmax为8。
在多重化电路3b中，将，时钟SP11～SP1N、时钟SP21～SP2N、时钟SP31～SP3N、时钟SP41～SP4N之中，下标为1～N的相同脉冲每4个进行多重化，产生N相时钟S1～SN。
下面说明图5所示时间差N重分割器3a1～3a4的构成。时间差N重分割器3a1～3a4之间仅仅输入信号不同，其内部构成完全为相同的构成。为此，用图7说明时间差N重分割器3a1的构成。
时间差N重分割器3a1由多个时间差分割器4a1～4aNMAK和复位信号产生电路4b组成。
给复位信号产生电路4b输入时钟Q3、来自周期检测电路6的控制信号11、确定倍增倍数码12等3个信号，复位信号产生电路4b输出时钟复位信号S1R。给多个时间差分割器4a1～4aNMAX输入时钟Q1、Q3、来自周期检测电路6的控制信号11、确定倍增倍数码12、时钟复位信号S1R等5个信号，输出时钟S11～SNmax。
图8为表示说明时间差分割器4a1的动作的时序图，图中表示了时间差分割器4a1输出的时钟SNmax中的Nmax=8,N=7的情况。时间差分割器4a1输出时钟SP11～SP1Nmax中的，具有由确定倍增倍数码12设定的数N(图7中为7)以下的下标的时钟，如前所述，时钟信号在由确定倍增倍数码12设定的数，即N将时间差tCK分割后的时间差处上升，而在时钟复位信号S1R下降的时刻下降。从时间差分割器4a1～4aN输出的时钟SP11～SP1N的输出顺序为，最先输出时钟SP1N，最后输出时钟SP11。并且，时钟复位信号S1R下降的时刻为时钟SP11上升后约tCK/N后的时刻。
由时间差分割器4a1～4aNMAX输出的时钟SP11～SP1Nmax中的，具有由确定倍增倍数码12设定的数N以上的下标的时钟SP1N+1～SP1Nmax，由通常的解码电路在时钟合成电路5处将其固定为低L。
下面说明图7所示时间差分割器的具体构成。由于4组的时间差分割器4a1～4aNMAX均用相同元件构成，以一个时间差分割器4a1为例用图8进行说明。又，时钟SP11～SP1Nmax的最大值Nmax设定为8。
图9所示时间差分割器4a1由半导体集成电路构成，在图9中，MN11～MN28为N沟道MOS型三极管，MP10～MP11为P沟道MOS型三极管，CAP11～CAP13为电容元件。
时间差分割器4a1由一个反相器13、2组P沟道MOS型FET MP10～MP11,3组N沟道MOS型三极管MN11～MN25、3组N沟道MOS型三极管MN16～MN28、3组电容元件CAP11～CAP13组合构成。
下面说明连接。2组MP10～MP11串联相接在电源VCC和节点N11之间，MP11的门极上输入来自复位信号产生电路4的时钟复位信号S1R,MP10的门极上输入时钟Q1。
MN11、MN16、MN21、MN12、MN17、MN22、MN13、MN18、MN23、MN14、MN19、MN24、MN15、MN20、MN25每3个为1组串联在一起，然后该串联电路并联连接在节点N11和GND之间。MN11、12的门极连接到电源VCC上，MN13～15的门极上输入确定倍增倍数码12的数据。MN16的门极上输入时钟Q1,MN17～20的门极上输入时钟Q3。MN21～25的门极上输入来自复位信号产生电路4b的时钟复位信号S1R。
MN26、27、28和CAP11、12、13串联相接，该串联电路并联连接在节点N11和GND之间。MN26、27、28的门极上输入来自周期检测电路6的控制信号11。
由于图9中的倍增可能的最大值设定为Nmax=8，串联连接的MN11～MN25的门限幅度比设定为：
MN11∶MN12∶MN13∶MN14∶MN15=1∶2∶2∶4∶8，
MN16∶MN17∶MN18∶MN19∶MN20=1∶2∶2∶4∶8，
MN21∶MN22∶MN23∶MN24∶MN25=1∶2∶2∶4∶8。
MN26～MN28的门限幅度比、电容元件CAP11～CAP13的容量比设定为：
MN26∶MN27∶MN28=1∶2∶4，
CAP11∶CAP12∶CAP13=1∶2∶4。
由确定倍增倍数码12的数据导通的MN13、MN14、MN15的门限幅度和常时导通的MN12的门限幅度的和设定为由确定倍增倍数码12所指定的数N的2倍。例如，N=7时，MN13将截止OFF，门限幅度的和为2+4+8=14。
因此，相对于由时钟Q1为High时导通时的NMOS的门限幅度，由时钟Q2为High时导通的NMOS的门限幅度为2N。此处，N为确定倍增倍数码12所指定的数。
MN26、MN27、MN28由控制信号11的输入控制导通，8级调整节点N11的负载。
下面说明图7所示的复位信号产生电路4b的构成。如图10所示，图7所示的复位信号产生电路4b由半导体集成电路构成，在图10中，MN31～MN48为N沟道MOS型三极管，MP30～MP31为P沟道MOS型三极管，CAP31～CAP33为电容元件。
复位信号产生电路4b由一个反相器13b、2组P沟道MOS型FETMP30～MP31,3组N沟道MOS型三极管MN31～MN45、3组N沟道MOS型三极管MN46～MN48、3组电容元件CAP11～CAP13组合构成。
下面说明连接。2组MP30～MP31串联相接在电源VCC和节点N31之间，MP30、MN37、38、39、40的门极上输入时钟Q3。
MN31、MN36、MN41、MN32、MN37、MN42、MN33、MN38、MN43、MN34、MN39、MN44、MN35、MN40、MN45每3个为1组串联在一起，然后该串联电路并联连接在节点N31和GND之间。MN31、41、42、43、44、45的门极连接到电源VCC上，MN33～35的门极上输入确定倍增倍数码12的数据。
MN46、47、48和CAP41、42、43串联相接，该串联电路并联连接在节点N31和GND之间。MN46、47、48的门极上输入来自周期检测电路6的控制信号11。
节点N31与NAND14的一输入端相接，NAND14的另一输入端由时钟Q3输入，NAND14的输出端输出时钟复位信号S1R。如上所述，时钟复位信号S1R用于将时间差分割器4a1～4aNmax复位。
用图11说明动作，进行2输入的时间分割的NMOS的门限幅度比率在预先由与时间差分割器4a1～4aNmax的下标对应的1～Nmax的比率和由确定倍增倍数码12的值2N设定的点上。
用图11说明图9和图10所示的时间差分割器4a1以及复位信号产生电路4b的动作。
关于图9所示的时间差分割器4a1的内部动作，由于图11的从t0到t4的4tCK期间为1周期，图11表示了在这1周期的期间内的内部节点N11的波形图。首先说明从时间差分割器4a1输出的时钟SP11的上升时序。节点N11上的电位由于MN11～MN25的导通而下降，当节点N11上的电位达到反相器13的阀值时，从反相器13输出的时钟SP11上升。
如果以达到反相器13的阀值为止电位下降时点的节点N11上的电位为CV，输入时钟Q1为High时的引出电荷的电流值为aI，输入时钟Q3为High时的引出电荷的电流值为2NI。因此，时钟Q1上升时刻开始到引出电荷CV的时间为：
2tCK+(CV-2tCK·aI)/2NI=CV/2NI+(1-a/2N)2tCK
式中2tCK表示从时钟Q1上升到时钟Q3上升的时刻。又，a在时间差分割器4a1中为a=1，而在时间差分割器4a1～4aNmax中，分别为1～Nmax。
因此，时钟S11～S1NMAX上升的时刻从时间差分割器4a1到4aNmax分别顺序相差(1/N)tCK。
输出时钟S11～S1NMAX上升的时刻，由时钟复位信号S1R的上升，对节点N11进行预充电所确定。时钟复位信号S1R由复位信号产生电路4b产生。
时钟复位信号S1R上升的时刻，由于节点N31的电荷通过NMOS MN31～MN45引出，由此当节点N31的电位达到反相器13b的阀值时，反相器13b的输出SP1R的沿上升所确定。复位信号产生电路4b，由于具有与时间差分割器4a1同样的电路构成，如果以当节点N31的电位达到反相器13b的阀值时引出所必要的电荷为CV，输入时钟Q3为High时的引出电荷的电流值为2NI，该值与上述三极管的门限幅度成比例。时钟复位信号S1R上升的时刻，由于时钟Q3的上升，将以电流2NI引出节点N31的电荷CV，从时钟Q1上升时刻开始到引出电荷CV的时间为：
                    2tCK+CV/2NI
因此，输出时钟S11上升，(a/N)tCK后复位。
从时钟S11到S1NMAX上升的时刻顺序相差(1/N)tCK，并且由于到达下一个动作周期之前节点N11将预充电，在2tCK的期间内即使以电流NI引出节点N11的电荷也达不到反相器13b的阀值的条件，以及以2NI引出时，在周期2tCk内达到反相器13b的阀值的条件，必须满足
CV-2tCK·NI＞0以及CV-2tCK·2NI＞0
但是，tCK在以外部时钟7的周期设计时并没有预先确定，电流值I也会根据器件的特性有所差异。在此，CV值可以根据外部时钟7的周期以及器件特性相应变更。
正如已经说明的那样，与电容元件相接的NMOS的门极输入了控制信号11，共同节点(N11、N31)的负载由控制信号11可以可变控制。在本实施例中，NMOS和电容元件均以1∶2∶4的比例构成，可以进行8级调整。而且，如同样已经说明过的那样，在周期检测电路6中，由计数器将外部时钟7的周期中的环振荡器的振荡次数进行计数，控制信号11为对应于计数值的值。这样的电路构成，代表外部时钟7的周期和器件特性的环振荡器的周期的相对关系进行了数码化，不仅增大了对外部时钟7的周期的动作范围，而且消除了器件特性的分散。
如以上说明，在本实施例中，将外部时钟7进行4分频，预先产生4相时钟，在不使用PLL、DLL等反馈电路的情况下，可以产生最大8倍的任意倍数的倍增时钟信号。
实施例2
图12为表示本发明实施例2的电路图。图12所示分频器1产生将外部时钟信号7分频后的4相分频时钟Q1、Q2、Q3、Q4。
4相时钟倍增电路(多相时钟倍增电路)2，如后所述，包括有并联相接的4台时间差N重分割器3a1～3a4和1台多重化电路3b。
时钟合成电路5以来自4相时钟倍增电路(多相时钟倍增电路)2的N相时钟9作为输入，输出单相倍增时钟10。
在图12所示的实施例2中，如图13所示，由1/4分频器外部时钟信号7分频产生4相时钟Q1～Q4，将该4相时钟Q1～Q4输入到4相时钟倍增电路2中。4相时钟倍增电路2输出时钟S1～SMAX，时钟S1～SMAX之中对应于对应于确定倍增倍数码12所指定的数N的时钟S1～SN作为时钟周期tCK的1/N的相位的N相时钟。由时钟合成电路5将该时钟S1～SN进行合成，得到N倍增的时钟10。
在实施例2中，时钟SN+1～SNmax固定为Low。时钟SNmax的Nmax表示倍增可能的最大值，在实施例2中设定为8。又，周期检测电路6与实施例1为同样的构成。
下面，用图14及图15说明4相时钟倍增电路2的连接及其动作。
如上所述，4相时钟倍增电路2输入4相时钟Q1～Q4、来自周期检测电路6的控制信号11以及确定倍增倍数码12的数据，4相时钟倍增电路2输出N相时钟S1～SN以及时钟SN+1～SNmax。
4相时钟倍增电路2由4组时间差N重分割器3a1～3a4和多重化电路3b所构成。
控制信号11和确定倍增倍数码12的数据输入给4组时间差N重分割器3a1～3a4。
时间差N重分割器3a1输入时钟Q1和Q2，输出时间相差为时钟Q1和Q2上升沿时间差2tCK的1/2N，周期为具有外部时钟7的4倍周期的4tCK的N相时钟SP11～SP1N、以及时钟SP1Nmax。
时间差N重分割器3a2输入时钟Q2和Q3，输出时间相差为时钟Q2和Q3上升沿时间差2tCK的1/2N，周期为4tCk的N相时钟SP21～SP2N、以及时钟SP2Nmax。
时间差N重分割器3a3输入时钟Q3和Q4，输出时间相差为时钟Q3和Q4上升沿时间差2tCK的1/2N，周期为4tCk的N相时钟SP31～SP3N、以及时钟SP3Nmax。
时间差N重分割器3a4输入时钟Q4和Q1，输出时间相差为时钟Q4和Q1上升沿时间差2tCK的1/2N，周期为4tCk的N相时钟SP41～SP4N、以及时钟SP4Nmax。
如图14所示，时钟SP11～SP1N、时钟SP21～SP2N、时钟SP31～SP3N、时钟SP41～SP4N的上升沿分别相距时间tCK/N，全部组成4N相时钟。
在多重化电路3b中，将时钟SP11～SP1N、时钟SP21～SP2N、时钟SP31～SP3N、时钟SP41～SP4N之中，下标为1～N的相同脉冲每4个进行多重化，产生N相时钟S1～SN。
下面说明时间差N重分割器3a1～3a4的内部构成。4组时间差N重分割器3a1～3a4之间为相同构成。为此，仅用图15说明时间差N重分割器3a1的构成。
时间差N重分割器3a1由一个NAND15，一个反相器16和4组时间差分割器4a1～4a54组成。图16表示Nmax=8,N=7时的时序图。
在时钟Q1和时钟Q2为L脉冲时产生周期为3tCK的时钟Q1F，从时钟Q2产生脉冲幅度为2tCK的时钟Q2S。
时钟S11～S17中的下标在确定倍增倍数码12设定的数7以下时，如前所述，时钟信号在由确定倍增倍数码12设定的数，即7将时间差tCK分割后的时间差处上升，而在时钟复位信号S1R下降的时刻下降。时钟的输出顺序为，相对于下述的电路构成，从时钟S17到S11的下降顺序。并且，时钟复位信号S1R下降的时刻为时钟SP11上升后约tCK/N后的时刻。
时钟S11～SP18中的下标在确定倍增倍数码12设定的数7以上的输出，在本实施例中，在时间差分割器4a1固定为低Low。
下面说明时间差分割器4a1～4a4的电路构成。由于时间差分割器4a1～4a4均用相同元件构成，在此，以时间差分割器4a1为例用图17进行说明。并且Nmax=8。如图8所示，时间差分割器4a1由一个NOR17、一个反相器18、一个PMOS,8组两个串联相接的NMOS、3组NMOS和电容元件组成。MP50为P沟道MOSFET,MN51～58、MN61～68、MN71～73为N沟道MOSFET,CAP51～53为电容元件。
下面说明连接。MP50连接在电源VCC和节点N51之间，8组两个串联相接的MN51、MN61、MN52、MN62、MN53、MN63、MN54、MN64、MN55、MN65、MN56、MN66、MN57、MN67、MN58、MN68连接在节点N51和GND之间。MN71、CAP51、MN72、CAP52、MN73、CAP53在节点N51和GND之间并联相接。并且节点N51与NOR17相接。
时钟Q1F输入到PMOS MP51、NMOS MN61、MN62、MN63的门极。
时钟Q2S输入到MN64、MN65、MN66、MN67、MN68的门极。
确定倍增倍数码12的数据输入到MN51、MN52、MN53、MN54、MN55、MN56、MN57、MN58的门极。
并且，控制MN53的确定倍增倍数码12的信号通过反相器18输入到NOR17。对于时间差分割器4a1，控制MN53的信号通过反相器18输入到NOR17，对于时间差分割器4a1，控制MN5h的信号通过反相器18输入到NOR17，在此，h对应于1～8max。
控制信号11输入到MN71、MN72、MN73的门极。
MN51～58、61～68、71～78的门限幅度比均设定为相同的门限幅度。
3组NMOS MN71～MN73和电容元件CAP51～CAP53均设定为1∶2∶4。即：
MN71∶MN72∶MN73=1∶2∶4，
CAP51∶CAP52∶CAP53=1∶2∶4。
与电容元件相接的NMOS MN71、MN72、MN73的门极上输入控制信号11，由控制信号11可变共同节点的负载。在本实施例中，NMOS和电容元件的比均设定为1∶2∶4，可以进行8级。
用图18说明动作，与实施例1不同的地方在于，进行2输入的时间分割的NMOS的门限幅度比率不是在预先与时间差分割器4ah(h=1～Nmax)对应的比率a(a=1～Nmax)，而是单纯由与h相等的三极管数和确定倍增倍数码12的值N所设定三极管的数所确定。时钟SP11～SP4N的关系如前所述。
关于时间差分割器4a1的内部动作，由于图18的从t0到t4的4tCK期间为1周期，图18表示了在这1周期的期间内的内部节点的波形图。首先说明从时间差分割器4a1输出的时钟SP13的上升时序。节点N51上的电位由NMOS MN51～MN58所选择的NMOS引出，为此，当节点N51上的电位达到反相器18的阀值时，反相器18的输出信号的沿上升，因而确定时钟SP11上升的时刻。
如果以达到反相器18的阀值为止所引出的必要的节点N51上的电荷为CV，2个并联NMOS组的引出电流值分别为I，在时间差分割器4ah(h=1～Nmax)中，输入Q1F为High时引出电荷的电流值hI，接下来输入Q2S为High时追加引出电荷的电流值为(N-h)I，全部为NI是与所驱动的三极管数成比例的值。因此，时钟Q1上升时刻开始到引出电荷CV的时间为：
tCK+(CV-tCK·hI)/NI=CV/NI+(1-h/N)tCK
式中tCK表示从时钟Q1上升到时钟Q2上升的时刻的时间。又，h在时间差分割器4ah中为h=3。
因此，时钟S11～S1N上升的时刻从时间差分割器4a1到4aNmax分别顺序相差(1/N)tCK。
如前所述，控制MN53的确定倍增倍数码12的信号通过反相器18输入到NOR17。对于时间差分割器4a1，控制MN53的信号通过反相器18输入到NOR17，对于时间差分割器4ah，控制MN5h的信号通过反相器18输入到NOR17，当h大于确定倍增倍数码12所指定的值N时，其时钟固定为Low。
时钟S11～S1NMAX上升的时刻，由信号Q1F的下降，对节点N51进行预充电所确定。
相对于时钟SP11，从时钟SP11到S1NMAX上升的时刻顺序相差(1/N)tCK，并且由于到达下一个动作周期之前节点N51将预充电，在tCK的期间内即使以电流NI引出节点N51的电荷也达不到反相器18的阀值的条件，以及以NI引出时，在周期tCK内达到反相器18的阀值的条件，必须满足
        CV-tCK·(N-1)I＞0以及CV-2tCK·NI＜0所满足的方法如前所述。
如上所述，在本实施例中，进行4分频，通过预先作出4相时钟，在不使用PLL、DLL等反馈电路的情况下就可以作成最大为8的任意的倍增时钟。
另外，在上述实施例1、2中，虽然仅说明了倍增电路的动作，本发明的电路，如在实施方案所说明的那样，通过替换多相时钟的输入，即输入到时间差分割器电路的不同相的时钟，通过输入一定时间差的时钟脉冲，也可以作为任意2输入的时间差以任意的数进行分割的可变延迟电路使用。
综上所述，本发明的效果在于，外部时钟分频为多相时钟，通过获取各相的中间的时间，不需要闭环构成就可以实现。
而且，依据本发明，可以短缩获得倍增时钟的周期，从而可以大幅度缩短使用倍增的时钟的等待时间。并且不仅用于时钟的倍增，而且也可以提供可以作为可变延迟电路使用的电路。

Claims (11)

1．一种控制时钟的时钟信号控制方法，其特征是将外部时钟分频为多相时钟，将所述多相时钟的不同相位的时钟的不同相的脉冲的相位差进行复数分割。
2．一种控制时钟的时钟信号控制方法，其特征是将外部时钟分频为多相时钟，将所述多相时钟的不同相位的时钟的不同相的脉冲的相位差进行复数分割，将所述分割后的不同相的时钟进行多重化，倍增所述多相时钟的相。
3．一种控制时钟的时钟信号控制方法，其特征是将外部时钟分频为多相时钟，将所述多相时钟的不同相位的时钟的不同相的脉冲进行复数分割，将所述分割后的不同相的时钟进行多重化，倍增频率。
4．一种控制时钟的时钟信号控制装置，具有分频器、多相时钟倍增电路，其特征是所述分频器将外部时钟分频为多相时钟，所述多相时钟倍增电路包括多个将所述多相时钟的不同相位时钟的不同相的脉冲进行复数分割的时间差N重分割器、该多个时间差N重分割器并联配置。
5．一种控制时钟的时钟信号控制装置，具有分频器、多相时钟倍增电路，其特征是所述分频器将外部时钟分频为多相时钟，所述多相时钟倍增电路包括多个将所述多相时钟的不同相位时钟的不同相的脉冲进行复数分割，倍增所述的多相时钟的相的数的时间差N重分割器、倍增所述的多相时钟的相的时间差N重分割器、将从所述时间差N重分割器输出的分割后的不同相的时钟进行多重化，产生倍增了相后的多相时钟的多重化电路。
6．一种控制时钟的时钟信号控制装置，具有分频器、多相时钟倍增电路，其特征是所述分频器将外部时钟分频为多相时钟，所述多相时钟倍增电路包括将所述多相时钟的不同相位时钟的不同相的脉冲的相位差进行复数分割的时间差N重分割器、倍增所述的多相时钟的相的时间差N重分割器、将从所述时间差N重分割器输出的分割后的不同相的时钟进行多重化，倍增多相时钟的频率的多重化电路。
7．根据权利要求5和6所述的时钟信号控制装置，其特征是在将所述分割后的不同相的时钟进行多重化时，所述多相时钟的相的数设定为比所述分频器的分频比和所述时间差N重分割器的分割数要小的值。
8．根据权利要求4、5、6或7所述的时钟信号控制装置，其特征是包括由可变延迟元件，该可变延迟元件由外部信号控制将所述脉冲的相位差进行分割的分割数。
9．根据权利要求4、5、6、7或8所述的时钟信号控制装置，其特征是所述多相时钟倍增电路由多个串联相接。
10．根据权利要求4、5、6、7、8或9所述的时钟信号控制装置，其特征是包括有时钟合成电路，该时钟合成电路合成从所述多相时钟倍增电路输出的多相时钟，生成单相的时钟。
11．根据权利要求4、5、6、7、8、9或10所述的时钟信号控制装置，其特征是所述时间差N重分割器以及可变延迟元件由不同门限幅度的MOS型三极管和不同容量的电容元件组合而成。
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