CN1581690A - 延迟电路和延迟同步回路装置 - Google Patents

延迟电路和延迟同步回路装置 Download PDF

Info

Publication number
CN1581690A
CN1581690A CNA2004100556894A CN200410055689A CN1581690A CN 1581690 A CN1581690 A CN 1581690A CN A2004100556894 A CNA2004100556894 A CN A2004100556894A CN 200410055689 A CN200410055689 A CN 200410055689A CN 1581690 A CN1581690 A CN 1581690A
Authority
CN
China
Prior art keywords
signal
output
delay
circuit
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100556894A
Other languages
English (en)
Other versions
CN100362742C (zh
Inventor
高井康浩
小林胜太郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Publication of CN1581690A publication Critical patent/CN1581690A/zh
Application granted granted Critical
Publication of CN100362742C publication Critical patent/CN100362742C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00058—Variable delay controlled by a digital setting
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00234—Layout of the delay element using circuits having two logic levels
    • H03K2005/00241—Layout of the delay element using circuits having two logic levels using shift registers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00234—Layout of the delay element using circuits having two logic levels
    • H03K2005/00247—Layout of the delay element using circuits having two logic levels using counters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00234—Layout of the delay element using circuits having two logic levels
    • H03K2005/00273—Layout of the delay element using circuits having two logic levels using digital comparators

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Dram (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Logic Circuits (AREA)

Abstract

本发明提供一种延迟电路，实现DLL的低波动、小面积化。具有：具有多级延迟单元(101～110)的第1延迟电路串；具有多级延迟单元(111～121)的第2延迟电路串；以及，与第1延迟电路串的各级对应而设，根据分别输入的控制信号，对第1延迟单元的输出向第2延迟电路串对应的级的传送进行控制的多个传送电路(131～141)。内含逻辑回路是：第1延迟电路串的各级的延迟单元(101～110)将输入信号反相输出，第2延迟电路串的各级的延迟单元输入与该延迟单元对应的上述传送电路的输出和该延迟单元的前级延迟单元的输出，把输出信号输出到后级。通过对输入的信号的上升沿和下降沿的传输通路独立地进行选择，使占空比可变。

Description

延迟电路和延迟同步回路装置
技术领域
本发明涉及延迟电路，涉及适用于延迟同步回路(DLL)的优选的延迟电路。
背景技术
图21是示意地表示现有DDRII/I-SDRAM(Double Data Rate II/I-SyN沟ronous DRAM)，双倍速率同步动态随机存储器等所使用的DLL(Delay Lock Loop；延迟同步回路)的构成之一例的图。参照图21，其构成具有由鉴相器(P/D：Phase Detector，也叫相位比较器)12和计数器13构成的控制电路和使延迟时间可变的粗调整延迟电路(CoarseDelay Line：CDL)10各1组。以互补时钟信号CLK、CLKB为输入的接收器11的输出被输入到粗调整延迟电路(CDL)10，粗调整延迟电路(CDL)10的输出对O0和E0被输入到由相位插值器构成的微调整延迟电路(Fine Delay Line：FDL)15，进行相位调整。分别与从微调整延迟电路(FDL)15输出的时钟信号CLK_0的上升沿和下降沿同步，以未图示的输出数据为并行输入的多路复用器17所选择的输出数据被输出到数据端子DQ。另外，在图21中，标号17用1个标号表示对根据时钟信号CLK_0而被输入的并行数据(读出数据)与串行数据进行复用的多路复用器(data multiplexer)和从数据输出端子DQ输出数据的输出缓冲器。仿真电路18是在DLL电路的反馈路中使得延迟了相当于多路复用器17的延迟时间的等效多路复用器。仿真电路18输出根据时钟信号CLK_0的上升沿而上升，根据时钟信号CLK_0的下降沿而下降的反馈时钟信号CLK_FDB。另外，以鉴相器(P/D)12的输入为内部信号I0，在仿真电路18和鉴相器(P/D)12之间，具备与输入缓冲器11等价的延迟时间的等效缓冲器的构成也是可以的，用仿真电路18以与输入缓冲器11的延迟时间等价的延迟量来延迟反馈时钟信号CLK_FDB也是可以的。
鉴相器(P/D)12对从仿真电路18输出的反馈时钟信号CLK_FDB和输入时钟信号CLK的相位(例如上升沿的相位)进行比较，用输入来自鉴相器(P/D)12的比较结果(相位超前UP，相位滞后DOWN)的计数器13进行计数，选择电路14对计数器13的计数结果进行解码，生成用于对粗调整延迟电路(CDL)10中的延迟时间进行可变设定的控制信号并输出。另外，构成微调整延迟电路(FDL)15的相位插值器，输出以对输入O0、E0的相位差(延迟)进行分割后的相位所规定的相位(延迟)的输出信号。另外，在本说明书中，对输入到相位插值器的一对信号，采用偶数(even)(图21的E0)、奇数(odd)信号(图21的O0)标记。
在该DLL电路中，使从输入时钟信号CLK至数据输出DQ的传输时间与时钟周期时间tCK的整数倍同步。例如图3(A)所示，1时钟周期tCK比较长时，以1时钟周期进行同步(称为“1T模式”)。
另一方面，如图3(B)所示，如果1时钟周期时间tCK不到延迟电路的固有延迟(最小延迟时间)，就以2周期进行同步(称为“2T模式”)。
在采用CMOS延迟电路的DLL电路中，传输时间越短，相对于电源的时序变动，即波动就越小。对于时序变动，以下的关系式成立。
(时序变动)∝(传输时间)×(电平变动)，且
(电平变动)∝(消耗电流)
图23是表示图21等所示的DLL电路所用的现有粗调整延迟电路(CDL)的构成之一例的图。另外，对图23所示的CDL，可以参照例如下列专利文献1。参照图23，具有由反相器串201、202、…217构成的延迟电路串，具有以奇数级的反相器201、203、205、…215的输出为输入的第1～第8三态反相器(tristate iuverter)221～228，1级和3级三态反相器221、223的输出共连，被输入到第9三态反相器229，2级和4级三态反相器222、224的输出共连，被输入到第10三态反相器230，5级和7级三态反相器225、227的输出共连，被输入到第11三态反相器231，6级和8级三态反相器226、228的输出共连，被输入到第12三态反相器232，第9和第11三态反相器229、231的输出共连，被输入到反相器233，第10和第12三态反相器230、232的输出共连，被输入到反相器234，从反相器233、234分别输出偶数输出和奇数输出E0、O0。第11和第12三态反相器231、232的输出控制端子被输入经OR电路243、244对RF_12和RF_16、RF_14和RF_18的逻辑或运算结果，第9和第10三态反相器229、230的输出控制端子，被输入经OR电路241、242对RF_4和RF_8、RF_6和RF_10的逻辑或运算结果。
此处，例如根据DDR(Double Data Rate)一II/I的规范，数据输出DQ与时钟信号的前后沿同步，容许输入时钟信号CLK为45～55％的占空(duty)比。为了使以1T模式和2T模式之间的1.5时钟周期的同步成为可能，就必须在DLL电路等中独立地设时序钟信号CLK的上升(Rise)输入和下降(Fall)输入的延迟时间。然而，在图21及图23所示的现有粗调整延迟电路(CDL)中，却不能根据输入时钟信号的上升和下降沿来分别独立地设定输出时钟信号的上升和下降。
作为根据输入时钟信号的上升和下降沿来分别独立地设定输出时钟信号的上升和下降的延迟同步回路，公知的构成例如图22所示，作为粗调整延迟电路(CDL)，备有上升沿调整用的粗调整延迟电路(CDL(R))101和下降沿调整用的粗调整延迟电路(CDL(F))102这2组，控制电路也设有鉴相器121、122和计数器131、132这2组。另外，如图22所示，关于设有上升沿和下降沿用的1对粗调整延迟电路(CDL)的构成，参照下列专利文献2等的记载。
在图22中，具有对应于上升沿调整用的粗调整延迟电路(CDL(R))101和下降沿调整用的粗调整延迟电路(CDL(F))102，输入微调整延迟电路(FDL)151、152的2个输出，将其复用于1条信号的多路复用电路16，来自多路复用电路16的输出时钟信号CLK_0被输入到数据多路复用器17。数据多路复用器17与时钟信号CLK_0的上升沿和下降沿同步，每1时钟周期从数据输出端子DO输出2个数据(读出数据)。另外，在图22中，标号17表示多路复用器和输出缓冲器等数据输出路径。
专利文献1：特开2003-91331号公报(第1图，第7图)
专利文献2：特开2003-101409号公报(第20图)
在图22所示的构成的DLL电路中，作为用于按时钟信号CLK的上升和下降而生成不同传输时间的延迟电路串，必须有2串延迟电路串(CDL)，与图21的构成相比，占有面积近2倍，工作电流(消耗电流)也为2倍。
还有，对图22所示的构成的DLL电路，输出时钟信号CLK_0的上升和下降的时序是根据输入时钟信号CLK的上升和下降来决定的，而不具有根据输入时钟信号的下降和上升来规定输出时钟信号的上升和下降这样的功能。
发明内容
因此，本发明的目的之一在于，提供一种电路，用简单的电路就能够构成按上升和下降生成不同的传输时间延迟电路，从而抑制电路面积、消耗功率的增大，实现同步延迟回路(DLL)的低波动、小面积化。
本发明另外一个目的在于，提供一种延迟同步回路，采用简单的构成，使得同步所需要的时钟周期的切换任意可变。
为达到上述目，本发明的一种延迟电路具有：具有多级延迟单元的第1延迟电路串；具有多级延迟单元的第2延迟电路串；以及，与上述第1延迟电路串的各级对应而设，分别根据输入的控制信号，对上述第1延迟电路串的各级的输出向对应的上述第2延迟电路串的传送进行控制的传送电路群，其逻辑关系是：上述第1延迟电路串的各级的延迟单元将输入信号反相输出，上述第2延迟电路串的各级的延迟单元输入与该延迟单元对应的上述传送电路的输出和该延迟单元的前级延迟单元的输出，将输出信号输出到后级。
在本发明中，输入到上述第1延迟电路串的输入端，在上述第1延迟电路串中传输的输入信号的沿通过由输入的控制信号所选择的传送电路，输入到构成上述第2延迟电路串的延迟单元中的与上述选择的传送电路对应的延迟单元，从上述延迟单元经上述第2延迟电路串向输出方向传输，从上述第2延迟电路串的输出端输出，来自上述第2延迟电路串的输出端的输出信号的沿，从对应的上述输入信号的沿的时序起，延迟按上述选择的传送电路确定了传输路径的、上述第1及第2延迟电路串电路的级数和上述传送电路的延迟时间所规定的量。
在本发明中，以上述第1延迟电路串的奇数级的输出为输入的一个上述传送电路由对应的控制信号来选择，以上述第1延迟电路串的偶数级的输出为输入的一个上述传送电路由对应的控制信号来选择，从上述第2延迟电路串输出的输出信号的上升和下降的时序，被分别设定为相对于输入到上述第1延迟电路串的信号的上升和下降可变。
本发明另一种延迟电路至少包括：具有多级延迟单元的延迟电路串；根据输入的控制信号而受导通、截止控制的第1开关；与上述延迟电路串的延迟单元中与上述控制信号对应的级数的延迟单元的输出相连接，通过在输入到上述延迟电路串并进行传输的输入信号的上升和下降的一方的跃变沿，在通过与上述选择控制信号对应的级数的时刻导通，通过导通状态的上述第1开关，使共用节点从一逻辑值跃变到另一逻辑值的第2开关，还具有：与上述共用节点相连接，接受上述共用节点的上述跃变，生成上升和下降的信号的信号生成电路；接受输入到上述延迟电路串的输入信号，按上述输入信号的上升或下降的另一方的跃变，把上述共用节点设定为上述一逻辑值的控制电路。在本发明中，分别与上述延迟电路串中的互不相同的级的多个延迟单元的输出相连接，受导通、截止控制的多个上述第2开关的一端与上述共用节点共连，在多个上述第2开关的各开关的另一端和电源之间，分别设有输入上述控制信号，受导通、截止控制的上述第1开关。
在本发明中，也可以构成为：把用反相电路构成上述延迟电路串的延迟单元，由分别与奇数级的各延迟单元的输出相连接的上述第2开关和与上述第2开关对应的上述第1开关构成的串联电路，与设为奇数级用的第1共用节点相连接；把由分别与偶数级的各延迟单元的输出相连接的上述第2开关和与上述第2开关对应的上述第1开关构成的串联电路，与设为偶数级用的第2共用节点相连接，对于上述第1及第2共用节点，分别设有上述信号生成电路，使输出的上升和下降相对于输入的上升和下降的延迟分别可变。
本发明的另一种延迟同步回路(DLL)装置具有：输入输入信号，使输入信号的上升和下降的时序可变地延迟并将其输出的可变延迟电路；输出按上述可变延迟电路所延迟的信号的上升和下降规定了脉冲宽度的输出信号的多路复用电路；以及，对上述输入信号的上升和下降与上述输出信号的上升和下降的相位进行比较，根据上述相位比较结果，对可变延迟电路的延迟时间进行可变控制的控制电路，上述多路复用电路具有根据输入的模式判断信号进行以下切换控制的电路，根据从上述可变延迟电路输出的信号的上升和下降来决定上述输出信号的上升和下降的时序，或者，根据从上述可变延迟电路输出的信号的下降和上升来决定上述输出信号的上升和下降的时序；上述控制电路根据上述模式判断信号，根据上述输入信号的上升和上述输出信号的上升、上述输入信号的下降和上述输出信号的下降的相位比较结果，使上述可变延迟电路中的输出信号的上升的时序和下降的时序分别可变，或者，根据上述输入信号的上升和上述输出信号的上升、上述输入信号的下降和上述输出信号的下降的相位比较结果，使上述可变延迟电路中的输出信号的下降的时序和上升的时序分别可变。
本发明的延迟同步回路装置具有：对上述输入时钟信号的上升和内部时钟信号的上升的相位进行比较的第1鉴相器；对上述输入时钟信号的下降和上述内部时钟信号的下降的相位进行比较的第2鉴相器；以及，根据上述第1及第2鉴相器的相位比较结果，使延迟可变的第1及第2可变延迟电路，还具有：使对来自上述第1及第2可变延迟电路的输出进行复用而获得的上述内部时钟信号的上升和下降能分别独立地进行自由调整，对时钟周期和初始延迟量进行比较判断的模式判断电路；根据上述模式判断电路的模式判断结果，对把上述第1及第2鉴相器的相位比较结果用于上述第1及第2可变延迟电路中的哪一个的控制进行选择的第1选择电路；每次对从上述第1及第2可变延迟电路输出的信号进行复用而生成上述内部时钟信号时，根据上述模式判断结果，对从上述第1及第2可变延迟电路分别输出的信号的上升和下降，用内部时钟信号的上升和下降中的哪一个来进行切换的第2选择电路。
在生成与输入时钟信号同步的内部时钟信号的延迟同步回路装置中，本发明的延迟同步回路装置也可以构成为，具有：对上述输入时钟信号的上升和内部时钟信号的上升的相位进行比较的第1鉴相器；对上述输入时钟信号的下降和上述内部时钟信号的下降的相位进行比较的第2鉴相器；根据上述第1及第2鉴相器的相位比较结果，使延迟可变的第1及第2可变延迟电路；以及，使对来自上述第1及第2可变延迟电路的输出进行复用而获得的上述内部时钟信号的上升和下降能分别独立地进行自由调整，对时钟周期和初始延迟量进行比较判断的模式判断电路，上述第1鉴相器具有根据上述模式判断结果，对上述内部时钟信号的上升和上述输入时钟信号的下降的相位进行比较的变更装置；上述第2相位检测器具有根据上述模式判断结果，对上述内部时钟信号的下降和上述输入时钟信号的上升的相位进行比较的变更装置，具有根据上述模式判断结果，对上述内部时钟的相位进行反相的装置。
在本发明的延迟同步回路装置中，第1、第2鉴相器中的至少1个也可以由对上述内部时钟信号的占空比进行检测的电路来构成。或是，也可以构成为具有：对上述内部时钟信号的占空比进行检测的电路；以及，对把判断结果用于上述第1及第2可变延迟电路中的哪一个的控制进行选择的选择电路，其中，此处的判断结果是由上述模式判断结果和输入的占空比检测使能信号来进行控制，由上述第1、第2鉴相电路及上述占空比检测电路给出的。
根据本发明，就能够在例如DDRII/I-SDRAM等高速同步式半导体存储装置的开发中，实现低波动、小面积化。
还有，根据本发明，就能够在高速同步式半导体存储装置中，进行例如1T模式和1.5T模式的切换，以简单的构成按照动作频率来实现最优选的同步方式。
附图说明
图1是表示本发明的延迟电路的一实施例的构成的图。
图2是对本发明的延迟电路的一实施例的动作进行说明的时序图。
图3是对DLL的动作模式进行说明的时序图，(A)为1T模式，(B)为2T模式，(C)为1.5T模式。
图4是表示本发明的DLL的一实施例的构成的图。
图5是表示本发明的延迟电路串(CDL)的一实施例的构成的图。
图6是表示本发明的延迟电路串(CDL)的另一实施例的构成的图。
图7是表示本发明的延迟电路串(CDL)的又一实施例的构成的图。
图8是表示本发明的DLL的第2实施例的构成的图。
图9是表示本发明的DLL的第2实施例中的选择器的构成之一例的图。
图10是表示本发明的DLL的第2实施例中的多路复用器的构成之一例的图。
图11是表示本发明的DLL的第2实施例中的模式判断电路的构成之一例的图。
图12是用于对本发明的DLL的第2实施例的1T模式的动作进行说明的时序图。
图13是用于对本发明的DLL的第2实施例的1.5T模式的动作进行说明的时序图。
图14是表示本发明的DLL的第3实施例的构成的图。
图15是表示本发明的DLL的第3实施例中的选择器的构成之一例的图。
图16是表示本发明的DLL的第3实施例中的占空比检测电路的构成之一例的图。
图17是表示本发明的DLL的第4实施例的构成的图。
图18是表示本发明的DLL的第5实施例的构成的图。
图19是表示本发明的DLL的第5实施例中的鉴相器的构成之一例的图。
图20是表示本发明的DLL的第5实施例中的仿真电路(BUF_SW)的构成之一例的图。
图21是表示现有的DLL(同步延迟回路)的构成的图。
图22是表示现有的DLL的构成的图。
图23是表示现有的延迟电路列的构成图。
具体实施方式
对实施本发明的优选方式进行说明。本发明具有通过独立地选择被输入的信号的上升(Rise)沿和下降(Fall)沿的传输通路，使占空比(dutyratio)可变的延迟电路串。由该延迟电路串能实现例如x.5T模式的DLL(x为1时为1.5T模式)。
即，如图3(C)所示，使从时钟信号的上升沿(C)LK延迟的数据输出DQ与时钟信号的下降(C)LK同步(参照上升传输)，使从时钟信号的下降沿(C)LK的数据输出DQ的延迟与时钟信号的上升沿(C)LK同步(参照下降传输)，如果能够设定这样的模式(1.5T模式)，就能够缩短(最大的)传输时间。因此，就能够降低波动。
具体而言，为实施本发明的延迟电路的优选的一种方式具有：具有多级延迟单元(反相器101、102、103…、110、…)的第1延迟电路串；具有多级延迟单元(NAND111、112、113、…121、…)的第2延迟电路串；与第1延迟电路串的各级对应而设，对于是否根据分别输入的控制信号，向对应的上述第2延迟电路串的级传送上述第1延迟电路串的各级的输出延迟单元的输出(I1、I2、I3、…)进行控制的传送电路群(131、132、133、…、141、…)。第2延迟电路串的各级的延迟单元(111、112、113、…)输入与该延迟单元对应的传送电路(131、132、133…)的输出和该延迟单元的前级延迟单元(112、113、114、115、…)的输出(O1、O2、O3、O4…)，把输出信号输出到后级的延迟单元或者输出端(O0)。以第1延迟电路串(反相器)的偶数级的输出(10、12、14、16)为输入的传送电路(131、133、135、137、…)的其中之一的传送电路由与该传送电路对应的控制信号(R_2、R_6、R_10.…)来选择，以第1延迟电路串的奇数级的输出(I1、I3、I5、I7、…)为输入的传送电路(132、134、136、138、…)的其中之一的传送电路由与该传送电路对应的控制信号(F_4、F_8、F_12.…)来选择，从第2延迟电路串输出的输出信号O1的上升和下降的时序，相对于输入到上述第1延迟电路串的信号I0的上升和下降，被分别设定为可变。分别供给偶数级、奇数级的传送电路的控制信号群的标号，优选的是，由温度计(サ一モメ一タ)标号构成。
在本发明另外的方式中，至少包括：具有多级延迟单元(例如图7的111～115)的延迟电路串；输入选择控制信号，被控制导通、截止的第1开关(例如图7的N12)；以及，连接于上述延迟电路串的延迟单元中的与上述选择控制信号对应的级数的延迟单元的输出端，输入到上述延迟电路串中并进行传输的输入信号的上升和下降中的一方的沿在通过与上述选择控制信号对应的级数的时刻导通，把共用节点(例如图7的MFE11)设定为第1逻辑值的第2开关(例如图7的N11)，还具有：接受从共用节点的第1逻辑值向第2逻辑值的跃变，生成上升或下降信号的信号生成电路(例如图7的晶体管P21、P22、反相器INV7)；接受输入到延迟电路串的输入信号，以上述输入信号上升或下降的另一方的沿把上述共用节点设定为原来的第1逻辑值的控制电路(图7的例如AND2、反相器INV8、晶体管P25)。在本实施方式中，分别与延迟电路串的互不相同的级数的多个延迟单元的输出(例如图7的I1、I5)相连接的第2开关群(例如图7的N11、N51)的一端与共用节点(例如图7的MFE11)共连，在上述第2开关群的另一端与第2逻辑值对应的电源之间，设有输入选择控制信号，受导通、截止控制的第1开关群(例如图7的N12、N52)。在本实施方式中，也可以构成为：用反相电路(反相器)构成延迟电路串的延迟单元，对于奇数级的延迟单元的输出，把第2开关群和第1开关群共连于奇数级用的共用节点(MFE11、MFO11)，对偶数级的延迟单元的输出，把第1开关群和第2开关群共连于偶数级用的共用节点(MRE11、MRO11)，使输出的上升和下降的时序对输入的上升和下降的时序的延迟可变。
参照图8，本发明的延迟同步回路(DLL)装置的优选的一种方式具有：输入输入信号，使输入信号的上升和下降的时序可变地延迟，并将其输出的可变延迟电路10；按经上述可变延迟电路所延迟的信号的上升和下降，输出规定脉冲宽度的输出信号的多路复用电路(92)；以及，对上述输入信号的上升和下降与上述输出信号的上升和下降的相位进行比较，根据上述相位比较结果，对可变延迟电路的延迟时间可变地进行控制的控制电路(12、13)，多路复用电路(92)具有根据输入的模式判断信号进行切换控制的电路：或者根据从上述可变延迟电路输出的信号的上升和下降，来决定上述输出信号的上升和下降的时序，或者根据从上述可变延迟电路输出的信号的下降和上升，来决定上述输出信号的上升和下降的时序，上述控制电路根据模式判断信号，根据输入信号CLK的上升和输出信号CLK_FDB的上升、上述输入信号的下降和上述输出信号的下降的相位比较结果，使可变延迟电路(10)中的输出信号的上升的时序和下降的时序分别可变，或是，根据上述输入信号的上升和上述输出信号的上升、上述输入信号的下降和上述输出信号的下降的相位比较结果，使上述可变延迟电路中的输出信号的下降的时序和上升的时序分别可变。
在本方式中，优选的是，具有根据从鉴相器输出的相位比较结果，来判断动作模式，确定模式判断信号的值并将其输出的模式判断电路(91)。
如图14所示，在本发明另外的方式中，具有对DLL中的反馈时钟信号CLK_FDB的占空比进行检测、输出占空比检测信号的占空比检测电路(93)，多路复用电路(92)根据控制动作模式的模式判断信号M_SEL进行以下切换控制，或者根据从可变延迟电路(10)输出的信号的上升和下降来决定上述输出信号的上升和下降的时序，或者根据从上述可变延迟电路输出的信号的下降和上升来决定上述输出信号的上升和下降的时序。还有，控制电路也可以构成为：具有根据占空比检测使能信号DCCen和模式判断信号M_SEL，在第1鉴相器(121)中的输入时钟信号CLK的上升和反馈时钟信号CLK_FDB的上升的第1相位比较结果PD_R0、第2鉴相器(122)中的输入时钟信号CLK的下降和反馈时钟信号CLK_FDB的下降的第2相位比较结果PD_F0以及占空比检测信号PD_DCC之中，选择输出2个的选择电路(90a)，根据所选择的2个的信号，使上述可变延迟电路(10)中的输出信号的上升的时序和下降时序的延迟量分别可变。选择电路(90a)在控制信号DCCen为非激活状态时，根据模式判断信号M_SEL，按照第1相位比较结果PD_R0和第2相位比较结果PD_F0，使上述可变延迟电路(10)中的输出信号的上升的时序和下降时序的延迟量分别可变，或者，按照第2相位比较结果和第1相位比较结果，使上述可变延迟电路(10)中的输出信号的上升的时序和下降时序的延迟量分别可变。选择电路(90a)在控制信号DCCen为激活状态时，根据模式判断信号M_SEL，按照第1相位比较结果PD_R0和PD_DCC，使上述可变延迟电路(10)中的输出信号的上升的时序和下降时序的延迟量分别可变，或者，按照PD_DCC和PD_R0，使可变延迟电路(10)中的输出信号的上升的时序和下降时序的延迟量分别可变。
图18所示，在本发明另一方式中，具有：输出使延迟时间可变，使输入时钟信号的上升延迟的信号的第1延迟电路(101)；输出使延迟时间可变，使输入时钟信号的下降延迟的信号的第2延迟电路(102)；输入从第1延迟电路(101)输出的信号，输出对相位进行微调整后的信号的第3延迟电路(151)；输入从第2延迟电路(102)输出的信号，输出对相位进行微调整后的信号的第4延迟电路(152)；输入第3延迟电路的输出信号和第4延迟电路的输出信号，对其进行多路复用，每输出1个输出时钟信号，就按照输入的模式判断信号M_SEL，根据输入时钟信号CLK的上升和下降，输出分别规定了上升和下降的时序的输出时钟信号CLK_0，或者，根据输入时钟信号的上升和下降，输出分别规定了下降和上升的时序的输出时钟信号CLK_0的多路复用电路(92)；根据输出时钟信号CLK_0的跃变，生成与上述输出时钟信号同相及反相的反馈时钟信号，根据模式判断信号，把一方作为反馈时钟信号CLK_FDB而选择输出的延迟调整用的仿真电路(95)；对输入时钟信号CLK和反馈时钟信号CLK_FDB的上升沿的相位进行比较，输出正相及反相的相位比较结果，根据模式判断信号，把正相及反相的相位比较结果的一方作为第1相位比较结果PD_R0而输出的第1鉴相器(941)；对上述输入时钟信号和上述反馈时钟信号的下降沿的相位进行比较，输出正相及反相的相位比较结果，根据模式判断信号，把正相及反相的相位比较结果的一方作为第2相位比较结果PD_F0而输出的第2鉴相器(942)；对第1相位比较结果进行计数的第1计数器(131)；对上述第2相位比较结果进行计数的第2计数器(132)；根据上述第1计数器的计数输出，输出用于调整上述第1延迟电路中的上升的时序的控制信号的第1选择电路(141)；根据上述第2计数器的计数输出，输出用于调整上述第1延迟电路中的下降的时序的控制信号的第2选择电路(142)。
以下，就本发明的延迟电路的实施例和DLL电路的实施例，详细进行说明。
<实施例>
图1是表示本发明的一实施例的延迟电路串的构成的图。在图1中，I0为输入，O0为输出，R_2、R_6、R_10、R_14、R_18为上升控制信号，F_4、F_8、F_12、F_16、F_20为下降控制信号。参照图1，本实施例的延迟电路具备：由多级串联连接的反相器101、102、…、110组成的第1延迟电路串；由多级串联连接的NAND电路111、112、113、…、121组成的第2延迟电路串；以及由多个NAND电路131～141组成的传送电路群。
传送电路群之中，关于NAND电路131、133、135、137，…，其第1输入端分别连接于第1延迟电路串的偶数级的输入I0、I2、I4、I6、…，其第2输入端分别连接于上升控制信号R_2、R_6、R_10、R_14、…，其输出端分别连接于第2延迟电路串的NAND电路111、113、115、117、…的第1输入端。第2延迟电路串的NAND电路111、113、115、117、…的第2输入端分别连接于前级的NAND电路112、114、116、118、…的输出O1、O3、O5、O7、…。
还有，关于NAND电路132、134、136、138、…，其第1输入端分别连接于第1延迟电路串的奇数级的输出I1、I3、I5、I7、…，其第2输入端分别连接于下降控制信号F_4、F_8、F_10、F_16、…，其输出端分别连接于第2延迟电路串的NAND电路112、114、116、118、…的第1输入端。第2延迟电路串的NAND电路112、114、116、118、…的第2输入端分别连接于前级的NAND电路113、115、117、119、…的输出O2、O4、O6、O8、…。
下降沿由控制信号F_(4×i+4)从奇数级的输出节点I1、I3、I5、…(＝I2×i+1，i＝0，2，3…)来选择，被输入到第2延迟电路串对应的级的NAND电路，还有，上升沿由控制信号R_(4×i+2)从偶数级的输出节点I2、I4、I6、…(＝I2×i，i＝0，1，2，3…)来选择，被输入到第2延迟电路串对应的级的NAND电路，上升和下降通过NAND电路而被多路复用。
上升和下降用的控制信号R_I(I＝4×i+2)和F_J(J＝4×i+4)(i＝0，1，2…)能够独立设定，为温度计标号(Thermometer Code)，即被选择的控制信号以及其后的控制信号为高电平，之前的控制信号为低电平。
在图1中，例如，如果选择第1延迟电路串的I2和I7所对应的传送电路的话(R_2为低电平，R_6、R_10、R_14…为高电平，F_4、F_8、F_12为低电平，F_16、F_20…为高电平)，第2延迟电路串的各延迟单元的输出O0～O10就被设定为如图2所示的上升和下降的时序。附加在图2的动作波形的上升和下降沿上的数字，是从输入I0的上升和下降起的门的级数(构成信号的传输路径的第1延迟电路串、传送电路以及第2延迟电路串的门级数)。以下，参照图1及图2，对本实施例的电路动作进行说明。
在图1中，从输入I0输入的上升沿经反相器101反相而变为下降沿(参照图2的I1的下降“1”)，再经反相器102反相而变为上升沿。由于控制信号R_6为高电平，因而NAND电路133接受节点I2从低电平向高电平的上升跃变，使其输出从高电平向低电平跃变。接受该跃变后，构成第2延迟电路串的延迟单元的NAND电路113的输出O2就从低电平跃变到高电平。即，输出O2从输入I0的上升沿起滞后4单元延迟时间的量而上升(参照图2的O2的上升“4”)。
还有，输入低电平的控制信号F_4的NAND电路132的输出被置为高电平，接受输出O2从低电平向高电平跃变后，NAND电路112的输出O1就从高电平跃变到低电平。输出O1从输入I0的上升沿起滞后5单元延迟时间的量而下降(参照图2的O1的下降“5”)。
输入低电平的控制信号R_2的NAND电路131的输出被置为高电平，接受输出O1从高电平向低电平跃变后，NAND电路111的输出O0就从低电平跃变到高电平。输出O0从输入I0的上升沿起滞后6单元延迟时间的量而上升(参照图2的O0的上升“6”)。即，从输入I0输入到第1延迟电路串的上升沿滞后了第1延迟电路串的2级延迟元件(反相器)的量的延迟时间(2×td)、信号的折返点的传送电路133的延迟时间(td)以及第2延迟电路串的3级延迟元件(NAND)的量的延迟时间(3×td)之和，总计6单元的延迟时间(6×td)，而输出到输出O0。
还有，由于控制信号R_10为高电平，因而，将其作为输入的NAND电路135接受输出I4从低电平向高电平的上升跃变后，其输出就从高电平向低电平跃变，NAND电路115的输出O4就从低电平向高电平跃变。输出O4从输入I0的上升沿起滞后6单元延迟时间的量而上升(参照图2的O4的上升“6”)。
由于控制信号F_8为低电平，因而，NAND电路134的输出被置为高电平，NAND电路114接受输出O4的上升跃变后，就使其输出O3从高电平向低电平跃变。即，输出O3从输入I0的上升沿起滞后7单元延迟时间的量而下降(参照图2的O3的下降“7”)。
同样，第2延迟电路串的输出O6、O8、O10从输入I0的上升沿起分别滞后8、10、12单元延迟时间的量而上升，输出O5、O7、O9从输入I0的上升沿起分别滞后9、11、13单元延迟时间的量而下降(参照图2)。
另一方面，从输入I0输入的下降沿(参照图2的I0的下降“0”)经反相器101反相而变为上升沿(参照图2的I1的上升“1”)。再经反相器102～107反相，在I7变为上升沿。
由于控制信号F_16为高电平，因而，以输出17为输入的NAND电路138接受输出I7从低电平向高电平的上升跃变后，就使其输出从高电平向低电平跃变，NAND电路118的输出O7就从低电平向高电平跃变。输出O7从输入I0的下降沿起滞后9单元延迟时间的量而上升(参照图2的O7的上升“9”)。
由于控制信号R_14为高电平，因而，以输出I6为输入的NAND电路137接受输出I6从高电平向低电平的下降跃变后，就使其输出从低电平向高电平跃变，NAND电路116的输出O6接受输出O7从低电平向高电平D跃变后，就从高电平跃变到低电平。输出O6从输入I0的下降沿起滞后10单元延迟时间的量而下降到低电平(参照图2的O6的下降“10”)。
由于控制信号F_12为低电平，因而，以输出I5为输入的NAND电路136的输出被置为低电平，接受输出O6从高电平向低电平的跃变后，NAND电路116的输出O5就从低电平跃变到高电平。即，输出O5从输入I0的下降沿起滞后11单元延迟时间的量而上升到高电平(参照图2的O5的上升“11”)。
由于控制信号R_10为高电平，因而以输出I4为输入的NAND电路135接受输出I4从高电平向低电平的下降跃变后，就使其输出从低电平向高电平跃变，接受输出O5从低电平向高电平的跃变后，NAND电路115就使输出O4从高电平跃变到低电平。输出O4从输入I0的下降沿起滞后12单元延迟时间的量而下降到低电平(参照图2的O4的上升“12”)。
以下相同，输出O3、O1从输入I0的下降沿起分别滞后13、15单元延迟时间的量而上升到高电平。还有，输出O2、O0从输入I0的下降沿起分别滞后14、16单元延迟时间的量而下降到低电平。即，从输入I0输入到第1延迟电路串的下降沿滞后了第1延迟电路串的7级延迟元件(反相器)的量的延迟时间(7×td)、信号折返点的传送电路139的延迟时间(td)以及第2延迟电路串的8级延迟元件(NAND)的量的延迟时间(8×td)之和，总计16单元的延迟时间(16×td)，而输出到输出O0。
再有，由于控制信号F_20为高电平，因而，以输出I9为输入的的NAND电路140接受输出I9从低电平向高电平的跃变后，就使其输出从高电平跃变到低电平，NAND电路120的输出O9就从低电平跃变到高电平。输出O9从输入I0的下降沿起滞后11单元延迟时间的量，而上升到高电平(参照图2的O9的上升“11”)。
由于控制信号R_18为高电平，以输出I8为输入的NAND电路139接受输出I8从高电平向低电平的跃变后，其输出就从低电平向高电平跃变，NAND电路119接受输出O9从低电平向高电平的跃变后，就使其输出O8从高电平跃变到低电平。即，输出O8从输入I0的下降沿起滞后12单元延迟时间的量，而到下降低电平(参照图2的O8的下降“12”)。
还有，由于控制信号R_22为高电平，以输出I10为输入的NAND电路141接受输出I10从高电平向低电平的跃变后，就使其输出从低电平跃变到高电平。NAND电路121以NAND电路141的输出和O11(固定电位：高电平)为输入，NAND电路121接受NAND电路141的输出的下降后，就使输出O10从高电平跃变到低电平。输出O10从输入I0的下降沿起滞后12单元延迟时间的量，而上升到高电平(参照图2的O10的下降“12”)。
如上所述，选择上升控制信号R_6(即，使R_2为低电平，R_6、R_10、R_14、R_18、R_22为高电平)，选择下降控制信号F_16(使F_4、F_8、F_12为低电平，F_12、F_20为高电平)，由于这样的设定，来自O1的输出信号就成为其上升离输入I0的上升为6延迟单元，下降离输入I0的下降为16延迟单元的信号而被输出。
因而，使上升控制信号(R_2、R_6、R_10、R_14、R_18、R_22)、下降控制信号(F_4、F_8、F_12、F_16、F20)的选择适当可变，就能够使来自输出O0的信号的上升对输入I0的上升的延迟时间和来自输出O0的信号的下降对输入I0的下降的延迟时间独立可变。即，就能够使脉冲宽度乃至占空比(Duty RatI0)可变。另外，在第1及第2延迟电路串中，延迟单元的级数是任意的。
图1所示的延迟电路串以简易的构成实现了1.5T模式，适用于DLL。
图4是表示采用本实施例的延迟电路串的DLL的构成之一例的图。它具有：输入输入时钟信号，使输出信号的上升和下降沿的延迟分别自由可变的第1延迟电路(粗调整延迟电路：CDL)10A；输入从第1延迟电路(CDL)10A输出的时钟信号的上升沿(O0_R和E0_R)，对输出信号进行微调整的第2延迟电路(微调整延迟电路：FDL)151；输入从第1延迟电路10A输出的时钟信号的下降沿(O0_F和E0_F)，对输出信号进行微调整的第3延迟电路(微调整延迟电路：FDL)152；输入第2延迟电路151的输出信号和第3延迟电路152的输出信号，对其进行多路复用而输出的多路复用器(MUX)16；接受来自多路复用器(MUX)16的时钟信号CLK_0，与该时钟信号的上升和下降沿同步，把并行输入的读出数据转换为串行数据而输出到数据输出端子DQ的多路复用器17(数据多路复用器)。另外，在图4中，标号17表示由数据多路复用器和输出缓冲器等组成的数据输出路径。它还具有：具有与多路复用器17等价的延迟时间的仿真电路(等效多路复用器)18，以输入时钟信号(CLK)和仿真电路18的输出为输入，检测两者的上升沿的相位差的第1鉴相器(PD(R))121；以输入时钟信号(CLK)和仿真电路18的输出为输入，检测两者的下降沿的相位差的第2鉴相器(PD(F))122；根据从第1鉴相器(PD(R))121输出的相位比较结果(UP/DOWN)，进行递增/递减计数的第1计数器131；根据从第2鉴相器(PD(F))122输出的相位比较结果(UP/DOWN)，进行递增/递减计数的第2计数器132；输出用于根据第1计数器131的计数输出，对第1延迟电路10A中的上升的时序进行调整的控制信号的第1选择电路(SEL(R))141；输出用于根据第2计数器132的计数输出，对第1延迟电路10A中的下降的时序进行调整的控制信号的第2选择电路(SEL(F))142。第2延迟电路(FDL)151由公知的相位插值器构成，该相位插值器输出与把二个信号的上升沿(O0_R，E0_R的)相位差分割后的值所对应的相位的输出信号。第3延迟电路(FDL)152由相位插值器构成，该相位插值器输出与把二个信号的下降沿(O0_F，E0_F的)相位差分割后的值所对应的相位的输出信号。关于FDL的构成之一例，可参照例如上述专利文献1的图1等。另外，也可以在仿真电路18和鉴相器121、122的输入之间插入输入缓冲器11和等价延迟时间的仿真电路。
在图4中，第1延迟电路(R/F)10A由图1所示的实施例的延迟电路串构成。如上所述，在图1中，在选择了例如控制信号R_6和F_16的例子中，在图2的动作波形中，用从输入I0的上升、下降起的门级数来表示，输入I0的上升沿和I0的下降沿的输入I0→输出O0的传输通路分别为6级、16级。即，使进行选择的控制信号可变，就能够可变地设定占空比(duty ratI0)。
这样，在采用该延迟电路串的DLL中，就能够使时钟信号CLK的上升沿所引出的来自数据输出端子DQ的数据输出与下一周期中的时钟信号CLK的下降同步，使时钟信号CLK的下降沿所引出的来自数据输出端子DQ的数据输出与下一周期中的时钟信号CLK的上升同步。
即，用1组延迟电路10A就能够实现图3(C)的1.5T模式。另外，在本实施例中，并不限于1.5T模式，而是能够实现x.5(此处，x为x＞0的数)模式。
还有，为适用于采用对2级门的量(即构成延迟电路串的延迟单元的2级反相器的量)的相位差进行插值的FDL(图4的151、152)的高精度DLL，如图5所示，把2组图1的第2延迟电路串连接于由反相器串(101～110)构成的第1延迟电路串。参照图5，在该实施例中，对于具有多级延迟单元(反相器)的第1延迟电路串(101～110)，具有：第1群传送电路(121～129)；具有多级延迟单元(NAND电路)的第2延迟电路串(111～119)的组；第2群传送电路(141～147)；具有多级延迟单元(NAND电路)的第3延迟电路串(131～137)。另外，各延迟电路串的延迟电路的级数是任意的。对于第1群传送电路(121～129)和第2群传送电路(141～147)，与图1所示的构成相同，交替输入下降控制信号(F_J)和上升控制信号(R_I)。从第2延迟电路串和第3延迟电路串，从来自输入I0的上升沿和下降沿起，滞后由被选择的控制信号规定的门级数的量，而输出上升、下降的信号(O0_R、O0_F和E0_R、E0_F)。对于图4所示的延迟电路10A，适用图5的延迟电路，上升沿O0_R、E0_R和下降沿E0_R、E0_F被分别输入到图4的微调整延迟电路(FDL)151、152。图5所示的构成对电路的简化、小型化有贡献。在图5所示的延迟电路中，通过独立选择上升和下降沿的传输通路，就能够使占空比周期可变。因此，几乎不增大DLL的延迟电路串的面积和工作电流，就能够实现1.5T模式，降低波动。另外，在图5中，用虚线围着的电路块(第1延迟电路串的2级反相器，对应的第2、第3延迟电路串的2级NAND电路，以及第1、第2群传送电路的各2个传送电路)由36个晶体管构成。
图6是表示本发明又一实施例的构成的图。图6所示的电路中，由NOR电路171～181构成图1的传送电路群的NAND电路131～141，由NOR电路151～161构成第2延迟电路串的NAND电路111～121，上升控制信号/R_2、/R_6、/R_10、/R_14、/R_18，下降控制信号/F_4、/F_8、/F_12、/F_16、/R_20都以低电平为激活状态。图6所示的延迟电路串的动作与图1基本相同。
对本发明又一实施例进行说明。图7是表示本发明的粗调整延迟电路(CDL)的又一实施例的构成的图。参照图7，该实施例的粗调整延迟电路(CDL)作为多路复用器的构成：输入由多级反相延迟元件构成的延迟电路串的规定的级数的信号，根据输入的选择控制信号，在传输延迟电路串的沿之中，选择被选择的级数中的沿，将其取出并输出。另外，在图7所示的构成中，输出上升沿O0_R、E0_R和下降沿O0_R、E0_F，作为向图4的2个FDL151、152的输入。作为多路复用器的选择控制信号的上升控制信号R_5、R_7、R_9、R_11、…和下降控制信号F_4、F_6、F_8、F_10，由二进制码构成。从由反相器串101～115组成的第1延迟电路串的奇数级(I1、I3、I5、I7、…)的输出由控制信号F_j，从偶数级的输出(I2、I4、I6、…)由R_i，独立(分别)进行选择。
参照图7，本实施例的延迟电路串(CDL)具有：具有多级反相器串101～115的1个延迟电路串。并且，其栅极连接于该延迟电路串的输出I1而受导通、截止控制的N沟晶体管N11和其栅极接受控制信号F_4而受导通、截止控制的N沟晶体管N12被串联连接在地线与共用节点MFE11之间，其栅极连接于输出I5而受导通、截止控制的N沟晶体管N51和其栅极接受控制信号F_8而受导通、截止控制的N沟晶体管N52被串联连接在地线与共用节点MFE11之间，还有，其栅极连接于输出I3而受导通、截止控制的N沟晶体管N31和其栅极接受控制信号F_6而受导通、截止控制的N沟晶体管N32被串联连接在地线与共用节点MFO11之间，其栅极连接于输出I7而受导通、截止控制的N沟晶体管N71和其栅极接受控制信号F_10而受导通、截止控制的N沟晶体管N72被串联连接在地线与共用节点MFO11之间。还设有其源极通过导通状态的P沟晶体管P21而连接于电源，栅极连接于共用节点MFE11的P沟晶体管P22，P沟晶体管P22的漏极连接于共用节点MFE2，从以共用节点MFE2为输入的反相器INV7输出偶数下降信号E0_F。
设有其源极通过导通状态的P沟晶体管P23被连接于电源，栅极连接于共用节点MFO11的P沟晶体管P24，P沟晶体管P24的漏极被连接于共用节点MFO2，从以共用节点MFO2为输入的反相器INV6输出奇数下降信号O0_F。
设有以反相器INV6、INV7的输出和信号I0为输入的第2AND电路(AND2)。
在电源与共用节点MFE11、MFO11之间设有P沟晶体管P25、P26，AND2的输出由反相器INV8进行反相，输入到P沟晶体管P25、P26的栅极。
在共用节点MFE2与地线之间、共用节点MFO2与地线之间设有N沟晶体管N3、N4，AND2的输出被输入到N沟晶体管N3、N4的栅极。
输入I0从高电平下降到低电平后，再从低电平上升到高电平的话，AND2的输出就变为高电平，使N沟晶体管N3、N4、P沟晶体管P25、P26导通，使共用节点MFE11、MFO11充电，使共用节点MFE2、MFO2放电。以上为下降控制用的电路。上升控制用的电路如下所述。
其栅极连接于延迟电路串的偶数级输出I2而受导通、截止控制的N沟晶体管N21和其栅极接受控制信号R_5而受导通、截止控制的N沟晶体管N22被串联连接在地线与共用节点MRE11之间，其栅极连接于输出I6而受导通、截止控制的N沟晶体管N61和其栅极接受控制信号R_9而受导通、截止控制的N沟晶体管N62被串联连接在地线与共用节点MRE11之间。其栅极连接于输出I4而受导通、截止控制的N沟晶体管N41和其栅极接受控制信号R_7而受导通、截止控制的N沟晶体管N42被串联连接在地线与共用节点MRO11之间，其栅极连接于输出I8而受导通、截止控制的N沟晶体管N81和其栅极接受控制信号R_11而受导通、截止控制的N沟晶体管N82被串联连接在地线与共用节点MRO11之间。
设有其源极通过导通状态的P沟晶体管P11被连接于电源，栅极连接于共用节点MRE11的P沟晶体管P12，P沟晶体管P12的漏极连接于共用节点MRE2，从使以共用节点MRE2为输入的反相器INV2的输出反相的反相器INV5输出偶数上升信号E0_R。
设有其源极通过导通状态的P沟晶体管P13被连接于电源，栅极连接于共用节点MRO11的P沟晶体管P14，P沟晶体管P14的漏极连接于共用节点MRO2，从使以共用节点MRO2为输入的反相器INV1的输出反相的反相器INV5输出奇数上升信号O0_R。
设有以反相器INV1、INV2的输出和输入I0为输入的第1AND电路(AND1)。
在电源与共用节点MRE11、MRO11之间设有P沟晶体管P15、P16，AND1的输出由反相器INV3进行反相，输入到P沟晶体管P15、P16的栅极。
在共用节点MRE2与地线之间、共用节点MRO2与地线之间设有N沟晶体管N1、N2，AND1的输出被输入到N沟晶体管N1、N2的栅极。
在输入I0从低电平上升到高电平后，再下降到低电平的时刻，AND1的输出就变为高电平，使N沟晶体管N1、N2、P沟晶体管P15、P16导通，使共用节点MRE11、MRO11充电，使共用节点MRE2、MRO2放电。以上为下降的控制电路。
另外，虽未图示，不过，延迟电路串的输出I9以下的电路也构成为：通过栅极连接于相隔例如4级的奇数级的输出的晶体管和其栅极连接于控制信号的晶体管的串联电路，通过开关，而连接于共用节点MFE11、MFO11。同样，延迟电路串的输入I0以下也构成为：通过其栅极连接于相隔例如4级的偶数级的输出的晶体管和其栅极连接于控制信号的晶体管的串联电路，通过开关，而连接于共用节点MRE11、MRO11。
以下对图7所示的延迟电路串的动作之一例进行说明。例如，如果控制信号R_5为高电平，在延迟电路串中传输输入I0的上升沿的话，在传输完延迟电路串的反相器101、102的2级传输后的时刻，就通过其栅极接受输出I2的N沟晶体管N21和从其栅极输入高电平的控制信号R_5的N沟晶体管N22，使共用节点MRE11放电，其栅极接受节点MRE11的电压的P沟晶体管P12就导通，使共用节点MRE2充电至电源电位VDD，由反相器INV2反相而变为低电平，由反相器INV5反相而上升为高电平，从而获得偶数输出的上升E0_R。同样，奇数输出的上升O0_R通过选择控制信号R_7、R_11之一，由反相器INV4输出。接着，由于在同一时钟周期的输入I0的下降，AND1的输出就变为高电平，使P沟晶体管P15导通，使共用节点MRE11再充电，使节点MRE2再放电。
还有，例如，如果控制信号F_9为高电平，在延迟电路串中传输输入I0的下降沿的话，在传输完延迟电路串的反相器101～107的7级传输后的时刻，就通过其栅极接受输出I7的上升的N沟晶体管N71和从其栅极输入高电平的控制信号F_10的N沟晶体管N72，使共用节点MFE11放电，其栅极接受节点MFE11的电压的P沟晶体管P22就导通，使共用节点MFE2充电至电源电位VDD，由反相器INV7反相而变为低电平，从而获得偶数输出的下降E0_F。同样，奇数输出的下降O0_F通过选择控制信号F_6、F_10之一，由反相器INV6输出。接着，由于在同一时钟周期的输入I0的上升，AND2的输出就变为高电平，使P沟晶体管P25、P26导通，使共用节点MFE11再充电为电源电压VDD，使节点MFE2再放电为地电位。这样，通过使上升时间的相位可变，就能够使占空比可变。
如所上述，在本实施例中，能够使输出信号的上升和下降的相位独立可变，能够使占空比可变。
另外，在图7中举例说明了生成供给图4的FDL的信号的电路构成，不过，也可以采用分别选择上升沿和下降沿中的1个的电路构成。在这种情况下，采用将例如信号E0_R和E0_F输出的电路构成。
将上述各实施例的延迟电路用作图4的延迟电路10A，就能够实现1.5模式。即，能够对DDRII/I-SDRAM等半导体存储装置的消耗电流、芯片面积的减小作出贡献。
另外，对上述实施例的延迟电路串的输入I0，例如，输入来自源频率合成器(PLL)的基准时钟信号，使时钟的跃变沿的时序改变，就能够使频率瞬间可变，实现频率调制。或是，当然也可以用作将上升、下降时间设定为对于基准信号可变的各种信号发生装置。
图8是表示本发明又一实施例的构成的图。对于与图22所示的元件相同的元件，标以相同的参照标号。略去对与图22所示的现有的DLL电路相同的元件的说明。
第1鉴相器(P/D(R))121对输入时钟信号CLK的上升和DLL电路的反馈时钟信号CLK_FDB(称为“内部时钟信号”)的上升的相位进行比较，把第1相位比较结果信号PD_R0输出到选择器90。
第2鉴相器(P/D(F))122对输入时钟信号CLK的下降和反馈时钟信号CLK_FDB的下降的相位进行比较，把第2相位比较结果信号PD_F0输出到选择器90。
选择器90将从模式判断电路91输出的模式判断信号M_SEL，作为切换控制信号输入，对于把第1相位比较结果信号PD_R0供给第1、第2计数器131、132中的哪一个进行选择。选择器90所进行的控制是，把第2相位比较结果信号PD_F0供给不同于第1相位比较结果信号PD_R0的输出目的地的计数器。
模式判断电路91根据输入的模式锁存信号LAT，取入第1相位比较结果信号PD_R0，和/或第2相位比较结果信号PD_F0，再根据一方或两方的组合，决定动作模式，并输出模式判断信号M_SEL。
在本实施例中，当模式判断信号M_SEL为高电平时，作为1.5T模式；当模式判断信号M_SEL为低电平时，作为1T模式。
第1微调整延迟电路151按控制信号所规定的延迟时间的量来延迟从缓冲器11输出的时钟信号的上升沿，输出以单元相位的量(例如2级反相器的量)互不相同的相位而上升的1对信号O0_R、E0_R。第2微调整延迟电路152按控制信号所规定的延迟时间的量来延迟从缓冲器11输出的时钟信号的下降沿，输出以单元相位的量(例如2级反相器的量)互不相同的相位而上升的1对信号O0_F、E0_F。
多路复用电路92具有对从第1微调整延迟电路151输出的信号CLK_R和从第2微调整延迟电路152输出的信号CLK_F进行复用，生成1个时钟信号CLK_0的多路复用器和选择电路(都未图示)，选择电路所进行的控制是：根据输入的模式判断信号M_SEL，对规时序钟信号CLK_0的上升和下降沿的输入信号的沿的组进行切换。即，时钟信号CLK_0的上升的时序由选择电路根据输入的模式判断信号M_SEL在信号CLK_R与信号CLK_0之中所选择的一方信号的跃变来决定，时钟信号CLK_0的下降的时序由信号CLK_R与信号CLK_0之中的另一方信号的跃变来决定。
以下对图9的选择器90、多路复用电路92以及模式判断电路91的构成之一例进行说明。
图9是表示选择器90的构成之一例的图。它具有从第1、第2输入端子输入第1相位比较结果信号PD_R0、第2相位比较结果信号PD_F0的多路复用器901、902。模式判断信号M_SEL为低电平时，多路复用器901把输入到第1输入端子的第1相位比较结果信号PD_R0作为输出信号PD_R而选择输出，多路复用器902把输入到第2输入端子的第2相位比较结果信号PD_F0作为输出信号PD_F而选择输出。模式判断信号M_SEL为高电平时，多路复用器901把输入到第2输入端子的第2相位比较结果信号PD_F0作为输出信号PD_R而选择输出，多路复用器902把输入到第1输入端子的第1相位比较结果信号PD_R0作为输出信号PD_F而选择输出。
图10是表示多路复用电路92的构成的图。如图10所示，多路复用电路92具有：从第1及第2输入端子输入从第1微调整延迟电路151输出的信号CLK_R和从第2微调整延迟电路152输出的信号CLK_F的二个多路复用电路921、922；以及，从置位端子输入多路复用电路921的输出，从复位端子输入多路复用电路922的输出的SR触发器923。
模式判断信号M_SEL为低电平时，多路复用电路921选择输出被输入到第1输入端子的信号CLK_R，多路复用电路922选择输出被输入到第2输入端子的信号CLK_F。SR触发器923由来自多路复用电路921的输出的上升来置位，并把输出CLK_0置为高电平；由来自多路复用电路922的输出的上升来复位，并把输出CLK_0置为低电平。
即，多路复用电路92输出由信号CLK_R和CLK_F的上升规定了上升和下降的时钟脉冲信号CLK_0。
模式判断信号M_SEL为高电平时，多路复用电路921选择输出第2输入端子所输入的信号CLK_F，多路复用电路922选择输出第1输入端子所输入的信号CLK_R。SR触发器923由来自多路复用电路921的输出的上升沿(信号CLK_F的上升沿)来置位，并把输出时钟信号CLK_0置为高电平；由来自多路复用电路922的输出的上升沿(信号CLK_R的上升沿)来复位，并把输出时钟信号CLK_0置为低电平。即，多路复用电路92输出由信号CLK_F的上升沿(使输入时钟信号CLK的下降延迟后的信号)和信号CLK_R上升沿(使输入时钟信号CLK的上升延迟后的信号)规定了上升和下降的时钟脉冲信号CLK_0。
如上所述，多路复用电路92在以下模式之间进行切换：模式判断信号M_SEL为低电平时，从由第1微调整延迟电路151输出的信号CLK_R的上升沿(因而，输入时钟信号CLK的上升沿)起，生成输出信号CLK_0的上升沿，从由第2微调整延迟电路152输出的信号CLK_F的上升沿(因而，输入时钟信号CLK的下降)起，生成信号CLK_0的下降沿的模式(1T模式)；模式判断信号M_SEL为高电平时，从由第1微调整延迟电路151输出的信号CLK_R的上升沿(因而，输入时钟信号CLK的上升沿)起，生成输出信号CLK_0的下降沿，从由第2微调整延迟电路152输出的信号CLK_F的下降沿(因而，输入时钟信号CLK的下降沿)起，生成信号CLK_0的上升沿的模式(1.5T模式)。
图11是表示模式判断电路91的构成之一例的图。模式判断电路91由D型触发器911构成。以模式锁存信号LAT的上升对相位比较结果信号PR_R0进行取样，将其作为模式判断信号M_SEL而输出。模式锁存信号LAT采用在装置的电源启动时或者复位时等初始动作时，由DLL电路外部的通电复位电路等所生成的单脉冲。
图12及图13是用于说明图8所示的本实施例的动作的时序图。图12是表示模式判断信号M_SEL为低电平时的动作的时序图，与参照图3(A)说明的1T模式的动作对应。
参照图12及图8，说明本实施例的1T模式的动作。动作之初(初始动作时)，时钟信号CLK_FDB从时钟信号CLK起以电路内的固有延迟的量滞后而生成。第1鉴相器121对时钟信号CLK_FDB的上升沿和时钟信号CLK的相位进行比较，作为第1相位比较结果信号PD_R0，如果时钟信号CLK_FDB对时钟信号CLK相位滞后，就输出高电平作为相位比较结果信号PD_R0；如果相位超前，就输出低电平作为相位比较结果信号PD_R0。
在DLL动作初始时的初始化动作中，模式锁存信号LAT作为单触发脉冲而被输出，模式判断电路91对第1相位比较结果信号PD_R0进行锁存，输出模式判断信号M_SEL。
在图12所示的例子中，模式锁存信号LAT输出时(单触发脉冲上升时)，第1相位比较结果信号PD_R0为低电平。即，如图12所示，反馈输入到鉴相器121的时钟信号CLK_FDB，在作成该时钟信号CLK_FDB的上升沿的时钟信号CLK的下一周期的时钟信号CLK的上升的时序的前方上升。因而第1鉴相器121输出低电平，作为第1相位比较结果信号PD_R0。因此，在模式锁存信号LAT的上升沿对第1相位比较结果信号PD_R0进行取样的模式判断电路91输出低电平，作为模式判断信号M_SEL，成为1T模式。在1T模式中，选择器90把第1相位比较结果信号PD_R0输出到第1计数器(R)131，把第2相位比较结果信号PD_F0输出到第2计数器(F)132。
根据来自第1计数器(R)131的控制信号，对把延迟时间设定为可变的第1粗调整延迟电路(CDL(R))101控制延迟量，使反馈时钟信号CLK_FDB的上升与输入时钟信号CLK的上升相位相合。还有，根据来自第2计数器(F)132的控制信号，对把延迟时间设定为可变的第2粗调整延迟电路(CDL(F))102控制延迟量，使反馈时钟信号CLK_FDB的下降与时钟信号CLK的下降相位相合。
第1微调整延迟电路(FDL(R))151根据从第1粗调整延迟电路(CDL(R))101输出的2个的信号O0_R、E0_R的上升沿的相位差，输出上升的相位被微调整后的输出信号CLK_R。
第2微调整延迟电路(FDL(F))152根据从第2粗调整延迟电路(CDL(F))102输出的2个的信号O0_F、E0_F的上升沿的相位差，输出上升的相位被微调整后的输出信号CLK_F。
多路复用电路92进行以下切换控制：把由第1微调整延迟电路(FDL(R))151进行延迟调整后的时钟信号CLK_R的上升的时序用于时钟信号CLK_0的上升，把由第2微调整延迟电路(FDL(F))152进行延迟调整后的时钟信号CLK_F的上升的时序用于时钟信号CLK_0的下降。并且，反馈输入到鉴相器121的反馈时钟信号CLK_FDB的下降沿由第1粗调整延迟电路(CDL(R))101调整延迟量，使得在1T模式下与例如下一周期的时钟信号CLK的上升沿相合；反馈时钟信号CLK_FDB的下降沿由第2粗调整延迟电路(CDL(F))102调整延迟量，使得在1T模式下与例如下下周期的时钟信号CLK的下降沿相合。
图13是表示在图8所示的电路中，模式判断信号M_SEL为高电平时的动作的时序图，与参照图3(C)说明的1.5T模式的动作对应。与图12所示的1T模式相比，时钟信号CLK的周期变短。参照图13及图8，说明在本实施例中的1.5T模式下的动作。
与1T模式时相同，例如在DLL电路的初始化动作中，只输出1次模式锁存信号LAT，模式判断电路91锁存第1相位比较结果信号PD_R0，输出模式判断信号M_SEL。
在这种情况下，在模式锁存信号LAT上升跃变时，第1相位比较结果信号PD_R0为高电平。即，如图13所示，由于时钟信号的周期短，因而反馈输入到鉴相器121的反馈时钟信号CLK_FDB滞后于变为作成该时钟信号CLK_FDB的元信号的输入时钟信号CLK的下一周期的输入时钟信号CLK的上升而上升。相位比较结果信号PD_R0被置为高电平，模式判断电路91输出高电平，作为模式判断信号M_SEL，从而变为1.5T模式。
在1.5T模式中，选择器90根据高电平的模式判断信号M_SEL进行切换：把第1相位比较结果信号PD_R0输出到第2计数器(F)132，把第2相位比较结果信号PD_F0输出到第1计数器(R)131。
第1粗调整延迟电路(CDL(R))101根据从第1计数器(R)131输出的控制信号，控制延迟时间，使反馈时钟信号CLK_FDB的下降与时钟信号CLK的上升相位相合；第2粗调整延迟电路(CDL(F))102根据从第2计数器(F)132输出的控制信号，控制延迟时间，使反馈时钟信号CLK_FDB的上升与时钟信号CLK的下降相位相合。即，在1.5T模式中，第1计数器(R)131根据来自对反馈时钟信号CLK_FDB和输入时钟信号的下降的相位差进行检测的第2鉴相器122的第2相位比较结果信号PD_F0，使第1粗调整延迟电路(CDL(R))101的延迟时间可变；第2计数器(R)132根据来自对反馈时钟信号CLK_FDB和输入时钟信号的上升的相位差进行检测的第1鉴相器121的第1相位比较结果信号PD_R0，使第2粗调整延迟电路(CDL(F))102的延迟时间可变。
多路复用电路92用由第2微调整延迟电路(FDL(F))152进行延迟调整后的时钟信号CLK_F，生成时钟信号CLK_0的上升；用由第1微调整延迟电路(FDL(R))151进行延迟调整后的时钟信号CLK_R，生成时钟信号CLK_0的下降。
输出时钟信号CLK_0的下降的时序由第1粗调整延迟电路(CDL(R))101和第1微调整延迟电路(FDL(R))151进行调整，输出时钟信号CLK_0的上升的时序由第2粗调整延迟电路(CDL(F))102和第2微调整延迟电路(FDL(F))152进行调整。第1粗调整延迟电路(CDL(R))101根据第2鉴相器122的输出PD_F0(输入时钟信号CLK和反馈时钟信号CLK_FDB的下降的相位检测结果)来设定延迟量，第2粗调整延迟电路(CDL(F))102根据第1鉴相器121的输出PD_R0(输入时钟信号CLK和反馈时钟信号CLK_FDB的上升的相位检测结果)来设定延迟量。
与现有半导体存储装置中仅有1T模式或2T模式的情况相比，根据本实施例，如图13所示，由1.5T模式可把从时钟信号CLK的下降到反馈时钟信号CLK_FDB的上升的延迟量缩短半时钟周期的量。因此，就能够降低由噪音所造成的延迟变动，即波动。
图11所示的模式判断电路91构成为：为实现最低功能，仅用相位比较信号PD_R0进行模式判断。但是，在本实施例中，模式判断电路91当然不限于这种构成。模式判断电路91也可以构成为：对第1相位比较结果信号PD_R0和第2相位比较结果信号PD_F0的逻辑“或”进行锁存。或者，也可以构成为：通过对第1、第2相位比较结果信号PD_R0、PD_F0与其它控制信号进行规定的逻辑运算，来进行模式判断。
图14是表示本发明的DLL电路另一实施例的构成的图。如图14所示，本实施例在图8所示的实施例的构成中还包括占空比检测电路(DCC)93。
占空比检测电路(DCC)93以反馈时钟信号CLK_FDB为输入，检测占空比，把占空比检测信号PD_DCC输出到选择器90a。
选择器90a由从模式判断电路91输出的模式判断信号M_SEL和输入的使占空比检测结果有效的DCC使能信号DCCen进行控制，从第1、第2相位比较结果信号PD_R0、PD_F0和检测信号PD_DCC选择2个信号，传递到第1计数器(R)131和第2计数器(F)132。
图15是表示图14的选择器90a的构成之一例的图。参照图15，选择器90a具有以第1、第2输入端子的第1、第2相位比较结果信号PD_R0、PD_F0为输入的二个的多路复用器901、902，多路复用器901、902在模式判断信号M_SEL为低电平时，分别选择输出PD_R0、PD_F0。还具有：以模式判断信号M_SEL和DCC使能信号DCCen为输入的AND电路903；以模式判断信号M_SEL的反相信号和DCC使能信号DCCen为输入的AND电路904；以从第1和第2输入端子经多路复用器901的输出和占空比检测信号PD_DCC为输入的多路复用器905；以及，以从第1和第2输入端子经多路复用器902的输出和占空比检测信号PD_DCC为输入的多路复用器906。
图16是表示图14的占空比检测电路(DCC)93的构成之一例的图。参照图16，占空比检测电路(DCC)93具有：例如在反馈时钟信号CLK_FDB为高电平期间，对未图示的电容(也可以是内部节点，例如栅极电容等)进行充电，在反馈时钟信号CLK_FDB为低电平期间，对该电容的积蓄进行放电的充电泵电路931；以及，对充电泵电路931的电容的端子电压与规定的基准电压进行比较，判断是高还是低，将其结果作为占空比检测信号PC_DCC而输出的比较电路932。或者，作占空比检测电路(DCC)93另一构成可以是：在反馈时钟信号CLK_FDB为高电平期间，使第1电容(也可以是内部节点，例如栅极电容等)放电(充电)；在反馈时钟信号CLK_FDB为低电平期间，使电容值与第1电容相同的第2电容放电(充电)，判断二个电容中哪个是高电平，哪个是低电平，并输出占空比检测信号PC_DCC。当然，占空比检测电路(DCC)93也可以用其他任意公知的电路构成。
DCC使能信号DCCen、模式判断信号M_SEL为高电平(1.5T模式)时，多路复用器905选择PD_DCC。此外，多路复用器905选择输出多路复用器901的输出。
DCC使能信号DCCen为高电平、模式判断信号M_SEL为低电平时，多路复用器906选择PD_DCC。此外，第4多路复用器909选择输出多路复用器902的输出。
在本实施例中，使DCC使能信号DCCen＝低电平，占空比检测电路93为非激活时，选择器90a就使多路复用器905、906将多路复用器901、902的输出照原样输出，作为信号PD_R、PD_F，与图9所示的选择器90相同，进行与参照图8说明的实施例相同的动作。
在本实施例中，如果采用占空比检测电路93，即如果DCC使能信号DCCen＝高电平，就进行调整，使反馈时钟信号CLK_FDB的上升的相位与时钟信号CLK的上升相合，由于采用占空比检测结果信号PD_DCC，就自动地进行占空比的补正。
也可以使反馈时钟信号CLK_FDB的下降的相位与时钟信号CLK的下降相合，对于时钟信号CLK的上升，用占空比检测结果信号PD_DCC来补正占空比。
在现有的DDR存储器中，是使时钟信号CLK_FDB的相位与时钟信号CLK的上升和下降的两沿相合。
但是，在需要更高速动作的情况下，预计时钟信号CLK的占空比的控制将会变得很困难。因此，占空比补正功能是必要的。
以下说明本实施例的动作。DCC使能信号DCCen为低电平时的动作，与图8所示的实施例的动作相同。即，在图15的选择器90a中，AND电路903、904的输出变为低电平，进行与图9的选择器90相同的工作。
DCC使能信号DCCen为低电平，且模式判断信号M_SEL为低电平(1T模式)时，把第1相位比较结果信号(PD_R0)用于第1粗调整延迟电路(CDL(R))101的控制，把第2相位比较结果信号(PD_F0)用于第2粗调整延迟电路(CDL(F))102的控制，用第1粗调整延迟电路(CDL(R))101来调整反馈时钟信号CLK_FDB的上升的时序，用第2粗调整延迟电路(CDL(F))102来调整反馈时钟信号CLK_FDB的下降的时序。
DCC使能信号DCCen为低电平，且模式判断信号M_SELL为高电平(1.5T模式)时，把第2相位比较结果信号PD_F0用于第1粗调整延迟电路(CDL(R))101的控制，把第1相位比较结果信号PD_R0用于第2粗调整延迟电路(CDL(F))102的控制，用使输入时钟信号CLK的下降延迟的第2粗调整延迟电路(CDL(F))102来调整时钟信号CLK_FDB的上升的时序，用使输入时钟信号CLK的上升延迟的第1粗调整延迟电路(CDL(R))101来调整时钟信号CLK_FDB的下降的时序。
DCC使能信号DCCen为高电平，且模式判断信号M_SEL为低电平(1T模式)时，AND电路903的输出变为低电平，AND电路904的输出变为高电平，多路复用器905以多路复用器901的输出，即以第1相位比较结果信号(PD_R0)作为输出信号PD_R而输出，多路复用器906将PD_DCC作为输出信号PD_F而输出。即，把第1相位比较结果信号(PD_R0)用于第1粗调整延迟电路(CDL(R))101的控制，把占空比检测结果信号PD_DCC用于第2粗调整延迟电路(CDL(F))102的控制。用第1粗调整延迟电路(CDL(R))101来调整时钟信号CLK_FDB的上升的时序，用第2粗调整延迟电路(CDL(F))102来调整时钟信号CLK_FDB的下降的时序。
DCC使能信号DCCen为高电平，且模式判断信号M_SEL为高电平(1.5T模式)时，AND电路903的输出变为高电平，AND电路904的输出变为低电平，多路复用器905将PD_DCC作为输出信号PD_R而输出，多路复用器906以多路复用器902的输出，即以第1相位比较结果信号(PD_R0)作为输出信号PD_F而输出。即，把占空比检测结果信号PD_DCC用于第1粗调整延迟电路(CDL(R))101的控制，把第1相位比较结果信号(PD_R0)用于第2粗调整延迟电路(CDL(F))102的控制。用第2粗调整延迟电路(CDL(F))102来调整反馈时钟信号CLK_FDB的上升的时序，用第1粗调整延迟电路(CDL(R))101来调整时钟信号CLK_FDB的下降的时序。
根据上述控制，在附加了占空比检测电路93带来的占空比调整功能的情况下，也能实现1T模式、1.5T模式的动作。
图17从图14的构成中去掉鉴相器(P/D(F))122，把来自占空比检测电路93的占空比检测结果信号PD_DCC用于下降侧的调整。
在图14及图15所示的构成中，把占空比检测结果信号PD_DCC连接于选择器90a的输入端子PD_F0，通过这样的变更，使其与通常DCCen为高电平时的动作相同。该实施例的动作与参照图14及图15说明的上述实施例中DCCen＝高电平时的动作相同。
图18是表示本发明又一实施例的构成的图。在本实施例中，去掉了上述实施例中所用的选择器90a，使鉴相器941、942的输出电平能够反相，使作为比较对照的反馈时钟信号CLK_FDB也能反相，使得能够根据模式判断结果M_SEL，自由切换为与时钟信号的上升或下降的任意一方进行比较。
图19是表示图18的第1鉴相器941的构成的图。参照图19，第1鉴相器941具有：对输入时钟信号CLK和反馈时钟信号CLK_FDB的相位差进行检测，输出互补(正相及反相)的相位比较结果信号的鉴相器(PD)941；以及，用模式判断信号M_SEL选择从鉴相器941输出的、正相及反相的相位比较结果信号中的任意一方，并将其作为相位比较结果信号PR_R0而输出的多路复用器942。第2鉴相器942的构成也相同。但在第2鉴相器942中，输入反馈时钟信号CLK_FDB的反相信号，输出相位比较结果信号PD_F0。
在模式判断信号M_SEL为低电平时，第1、第2鉴相器941、942分别把正相相位比较结果信号作为PD_R0、PD_F0而输出；在模式判断信号M_SEL为高电平时，第1、第2鉴相器941、942分别把反相相位比较结果信号作为PD_R0、PD_F0而输出。
图20是表示仿真电路95(缓冲与开关电路)的构成的图。根据时钟信号CLK0的沿，缓冲电路951生成上升、下降的信号，多路复用器952用模式判断信号M_SEL选择某一方。在模式判断信号M_SEL为低电平时，多路复用器952选择上升沿，将其作为信号CLK_FDB而输出；在模式判断信号M_SEL为低电平时，多路复用器952选择下降沿，将其作为信号CLK_FDB而输出。
在模式判断信号M_SEL为低电平时，第1、第2鉴相器941、942把时钟信号CLK和反馈时钟信号CLK_FDB的上升沿的相位比较结果PD_R0、时钟信号CLK和反馈时钟信号CLK_FDB的下降沿的相位比较结果PD_F0分别输出到第1、第2计数器131、132，第1、第2计数器131、132对第1、第2粗调整延迟电路101、102的延迟时间进行调整，多路复用电路92根据用第1、第2粗调整延迟电路101、102、第1、第2微调整延迟电路151、152对输入时钟信号CLK的上升和下降沿进行延迟调整后的信号，输出规定了上升和下降的信号CLK_0。作为输入缓冲器及输出缓冲器的仿真电路的缓冲/开关95在模式判断信号M_SEL为低电平时，把在信号CLK_0的上升沿上升的信号作为CLK_FBD而输出。
在模式判断信号M_SEL为高电平时，第1、第2鉴相器941、942把时钟信号CLK和反馈时钟信号CLK_FDB的上升沿的相位比较结果信号的反相信号PD_R0、时钟信号CLK和反馈时钟信号CLK_FDB的下降沿的相位比较结果的反相信号PD_F0分别输出到第1、第2计数器131、132。根据第1、第2计数器131、132的计数值，对第1、第2粗调整延迟电路101、102中的上升沿的延迟量和下降沿的延迟量进行调整。
多路复用电路92根据输入时钟信号CLK的下降(第2微调整延迟电路152的输出)，输出上升的输出时钟信号CLK_0；根据输入时钟信号CLK的上升(第2微调整延迟电路151的输出)，输出下降的输出时钟信号CLK_0。
作为在DLL电路的反馈回路中构成对DLL电路的输入缓冲器11及输出缓冲器17等的延迟时间进行补偿的仿真电路的缓冲/开关95，在模式判断信号M_SEL为高电平时，选择缓冲器951的反相输出，把在输出时钟信号CLK_0的上升沿下降、在输出时钟信号CLK_0的下降沿上升的信号作为反馈时钟信号CLK_FDB而输出。反馈时钟信号CLK_FDB与由输入时钟信号的下降和上升分别规定为上升和下降的输出时钟信号CLK_0反相。
根据该构成，就能够实现以下模式的切换：对第1粗调整延迟电路(CDL(R))101中的延迟量进行调整，使反馈时钟信号CLK_FDB的上升沿与输入时钟信号CLK的上升相位相合，对第2粗调整延迟电路(CDL(F))102中的延迟量进行调整，使反馈时钟信号CLK_FDB的下降沿与输入时钟信号CLK的下降相位相合的模式；以及，对第2粗调整延迟电路(CDL(F))102中的延迟量进行调整，使反馈时钟信号CLK_FDB的上升与输入时钟信号CLK的下降相位相合，对第1粗调整延迟电路(CDL(R))101中的延迟量进行调整，使反馈时钟信号CLK_FDB的下降(根据输出时钟信号CLK_0的上升而生成)与输入时钟信号CLK的上升相位相合的模式。
以上就上述实施例已对本发明进行了说明，当然，本发明并不仅限于上述实施例的构成，而是包括本领域人员在本发明的原理的范围内所能做的各种变形、修正。
工业实用性
根据本发明，由简单的构成，就能够把从输出信号的上升和下降的跃变沿的输入信号的对应的跃变沿起的延迟时间设定为可变，从而降低消耗功率的增大及抑制电路面积的增大。根据本发明，在例如DDRII/I-SDRAM等高速同步式半导体存储装置的开发中，就能够实现DLL电路的低波动、小面积化。
还有，根据本发明，由简单的构成，用1个DLL电路就实现了1T模式和1.5T模式的切换。

Claims (30)

1.一种延迟电路，其特征在于，具有：
具有多级延迟单元的第1延迟电路串；
具有多级延迟单元的第2延迟电路串；以及，
与所述第1延迟电路串的各级对应而设，分别接受所述第1延迟电路串的各级延迟单元的输出，根据分别输入的控制信号，对所述延迟单元的输出向所述第2延迟电路串对应的级的传送进行控制的多个传送电路，
内含逻辑回路为：
所述第1延迟电路串的各级延迟单元将输入到该延迟单元的信号反相输出；
所述第2延迟电路串的各级延迟单元输入与该延迟单元对应的所述传送电路的输出信号和该延迟单元的前级延迟单元的输出信号，把输入的信号的逻辑运算结果输出到后级。
2.根据权利要求1所述的延迟电路，其特征在于：
从所述第1延迟电路串的输入端输入，在所述第1延迟电路串中传输的输入信号的沿，通过由输入的控制信号选择的传送电路，输入到构成所述第2延迟电路串的延迟单元中的与所述选择的传送电路对应的延迟单元，从所述延迟单元经所述第2延迟电路串向输出方向传输，从所述第2延迟电路串的输出端输出，
来自所述第2延迟电路串的输出端的输出信号的沿，从对应的所述输入信号的沿的时序，延迟了构成由所述选择的传送电路确定的传输路径的所述第1及第2延迟电路串的级数和所述传送电路的延迟时间所规定的量。
3.根据权利要求1或2所述的延迟电路，其特征在于：
以所述第1延迟电路串的奇数级的延迟单元的输出为输入的多个传送电路其中之一的所述传送电路，由对应的控制信号来选择；
以所述第1延迟电路串的偶数级的延迟单元的输出为输入的多个传送电路其中之一的所述传送电路，由对应的控制信号来选择；
从所述第2延迟电路串输出的输出信号的上升沿和下降沿的时序，分别被设定为相对于从所述第1延迟电路串输入的信号的上升沿和下降沿可变。
4.根据权利要求1或2所述的延迟电路，其特征在于：
对于被输入至所述传送电路的控制信号，如果在各偶数级或奇数级中与某级对应的传送电路的控制信号被激活时，被输入至所述传送电路以后的级的传送电路的控制信号就被激活。
5.一种延迟电路，其特征在于，具有：
具有多级延迟单元的第1延迟电路串；
具有多级延迟单元的第2延迟电路串；
具有多级延迟单元的第3延迟电路串；
与所述第1延迟电路串的规定级对应而设，根据分别输入的控制信号，对所述第1延迟电路串的各级的延迟单元的输出向所述第2延迟电路串的对应的级的传送进行控制的第1传送电路群；
与所述第1延迟电路串的规定级对应而设，根据分别输入的控制信号，对所述第3延迟电路串的各级的输出向所述第3延迟电路串的对应的级的传送进行控制的第2传送电路群，
包含一个逻辑电路，
所述第1延迟电路串的各级延迟单元，将输入到该延迟单元的信号反相输出；
所述第2延迟电路串的各级的延迟单元输入第1群传送电路中与该延迟单元对应的一个传送电路的输出信号和该延迟单元的前级延迟单元的输出信号，把输入的信号的逻辑运算结果输出到后级，
还包含另一逻辑电路，
所述第3延迟电路串的各级的延迟单元输入第2群传送电路中与该延迟单元对应的一个传送电路的输出信号和该延迟单元的前级延迟单元的输出信号，把输入的信号的逻辑运算结果输出到后级。
6.一种延迟电路，其特征在于，至少包括：
具有多级延迟单元的延迟电路串；
根据输入的控制信号而被控制导通、截止的第1开关；与所述延迟电路串的延迟单元中的与所述控制信号对应的级数的延迟单元的输出相连接，在输入到所述延迟电路串并进行传输的输入信号的上升沿和下降沿的一方的跃变沿，在通过与所述选择控制信号对应的级数的时刻导通，通过导通状态的所述第1开关，使共用节点从一逻辑值跃变到另一逻辑值的第2开关，
还具有：
与所述共用节点相连接，接受所述共用节点的所述跃变，生成上升和下降的信号的信号生成电路；
接受输入到所述延迟电路串的输入信号，按所述输入信号的上升沿和下降沿的另一个的跃变，把所述共用节点设定为所述一逻辑值的控制电路。
7.根据权利要求6所述的延迟电路，其特征在于：
分别与所述延迟电路串中的互不相同的级的多个延迟单元的输出相连接，被控制导通、截止的多个所述第2开关的一端与所述共用节点共连；
在多个所述第2开关的各开关的另一端和电源之间，分别设有输入所述控制信号，被控制导通、截止的所述第1开关。
8.根据权利要求6所述的延迟电路，其特征在于：
把用反相电路构成所述延迟电路串的延迟单元，由分别与奇数级的各延迟单元的输出相连接的所述第2开关和与所述第2开关对应的所述第1开关构成的串联电路，与设为奇数级用的第1共用节点相连接；
把由分别与偶数级的各延迟单元的输出相连接的所述第2开关和与所述第2开关对应的所述第1开关构成的串联电路，与设为偶数级用的第2共用节点相连接；
对于所述第1及第2共用节点，备有各所述信号生成电路；
使输出的上升沿和下降沿相对于输入的上升沿和下降沿的延迟分别可变。
9.一种延迟电路，其特征在于，具有：
具有多级延迟单元的延迟电路串；
把多组从控制端子接受所述延迟电路串的以规定个数隔开的奇数级的延迟单元的输出的开关和从控制端子接受控制信号的开关的串联电路并联连接在第1电源和第1共用节点之间；
所述第1共用节点在第2电源电位时导通，输出第1逻辑电平的第1信号生成电路；
根据输入信号和所述第1信号生成电路的输出，输出对所述第1共用节点向所述第2电源电位的设定进行控制的信号的第1控制电路；
把多组从控制端子接受所述延迟电路串的以规定个数隔开的偶数级的延迟单元的输出的开关和从控制端子接受控制信号的开关的串联电路并联连接在第1电源和第2共用节点之间；
所述第2共用节点在第2电源电位时导通，输出第2逻辑电平的第2信号生成电路；
根据输入信号和所述第2信号生成电路的输出，输出对所述第2共用节点向所述第2电源电位的设定进行控制的信号的第2控制电路，
从所述第1及第2信号生成电路输出使所述输入信号的下降沿分别延迟的信号和使所述输入信号的上升沿延迟的信号。
10.一种延迟电路，其特征在于，具有：
具有多级延迟单元的延迟电路串；
把多组从控制端子接受所述延迟电路串的以规定个数隔开的第1群奇数级的延迟单元的输出的开关和从控制端子接受控制信号的开关的串联电路并联连接在第1电源和第1共用节点之间；
把多组从控制端子接受所述延迟电路串的以规定个数隔开的第2群奇数级的延迟单元的输出的开关和从控制端子接受控制信号的开关的串联电路并联连接在第1电源和第2共用节点之间；
所述第1共用节点在第2电源电位时导通，输出第1逻辑电平的第1信号生成电路；
所述第2共用节点在第2电源电位时导通，输出第1逻辑电平的第2信号生成电路；
根据输入信号和所述第1及第2信号生成电路的输出，输出对所述第1及第2共用节点向所述第2电源电位的设定进行控制的信号的第1控制电路；
把多组从控制端子接受所述延迟电路串的以规定个数隔开的第1群偶数级的延迟单元的输出的开关和从控制端子接受控制信号的开关的串联电路并联连接在第1电源和第3共用节点之间；
把多组从控制端子接受所述第1延迟电路串的以规定个数隔开的第2群偶数级的延迟单元的输出的开关和从控制端子接受控制信号的开关的串联电路并联连接在第1电源和第4共用节点之间；
所述第3共用节点在第2电源电位时导通，输出第2逻辑电平的第3信号生成电路；
所述第4共用节点在第2电源电位时导通，输出第2逻辑电平的第4信号生成电路；
根据输入信号和所述第3及第4信号生成电路的输出，输出对所述第3及第4共用节点向所述第2电源电位的设定进行控制的信号的第2控制电路，
从所述第1及第2信号生成电路和所述第3及第4信号生成电路输出使所述输入信号的下降沿分别延迟的第1、第2输出信号和使所述输入信号的上升沿分别延迟的第3、第4输出信号。
11.一种延迟同步回路装置，其特征在于，具有：
对输入时钟信号进行输入的第1延迟电路；
根据从所述第1延迟电路输出的时钟信号的上升沿，对输出信号的相位进行微调整的第2延迟电路；
根据从所述第1延迟电路输出的时钟信号的下降沿，对输出信号的相位进行微调整的第3延迟电路；
以所述第2延迟电路的输出信号和所述第3延迟电路的输出信号为输入，输出对输入的2个所述输出信号进行多路复用后的输出时钟信号的多路复用电路；
以所述输入时钟信号和来自所述多路复用电路的输出时钟信号为输入，对上升沿的相位差进行检测的第1鉴相电路；
以所述输入时钟信号和来自所述多路复用电路的输出时钟信号为输入，对下降沿的相位差进行检测的第2鉴相电路；
对所述第1鉴相电路的相位检测结果进行计数的第1计数器；
对所述第2鉴相电路的相位检测结果进行计数的第2计数器；
根据所述第1计数器的计数输出，输出用于对所述第1延迟电路的上升沿的时序进行调整的控制信号的第1选择电路；和
根据所述第2计数器的计数输出，输出用于对所述第1延迟电路的下降沿的时序进行调整的控制信号的第2选择电路，
所述第1延迟电路由权利要求1至10中的任意一项所述的延迟电路构成。
12.根据权利要求11所述的延迟同步回路装置，其特征在于：
所述第1延迟电路输出从所述输入信号生成的相位不同的多个上升沿的信号和从所述输入信号的反相信号生成的相位不同的多个下降沿的信号。
13.一种半导体存储装置，其特征在于：
具有权利要求11所述的延迟同步回路装置；
具有：根据从所述多路复用电路输出的输出时钟信号的上升沿和下降沿，选择并行输入的读出数据，将其串行输出的数据多路复用器；以及，输入所述多路复用器的输出，将其从数据输出端子输出的输出缓冲器。
14.根据权利要求13所述的半导体存储装置，其特征在于：
具有其延迟时间与所述数据多路复用器等价的仿真电路，
所述仿真电路输入来自所述多路复用电路的输出时钟信号，根据所述输出时钟信号的跃变，输出反馈时钟信号，把来自所述仿真电路的反馈时钟信号供给所述第1、第2鉴相电路。
15.一种信号发生装置，其特征在于：
具有所述权利要求1至10中的任意一项所述的延迟电路，使输出信号的上升沿和下降沿相对于输入信号的上升沿和下降沿独立可变并将其输出。
16.一种时钟生成装置，生成与输入时钟信号同步的内部时钟信号，其特征在于，具有根据控制信号对以下模式进行切换控制的装置：
从所述输入时钟信号的上升沿生成所述内部时钟信号的上升沿，从所述输入时钟的下降沿生成所述内部时钟信号的下降沿的模式；以及，
从所述输入时钟信号的上升沿生成所述内部时钟信号的下降沿，从所述输入时钟的下降沿生成所述内部时钟信号的上升沿的模式。
17.一种延迟同步回路装置，生成与输入时钟信号同步的内部时钟信号，其特征在于，
具有：
对所述输入时钟信号的上升沿和所述内部时钟信号的上升沿的相位进行比较的第1鉴相电路；
对所述输入时钟信号的下降沿和所述内部时钟信号的下降沿的相位进行比较的第2鉴相电路；
根据所述第1及第2鉴相电路的相位比较结果，使延迟可变的第1及第2可变延迟电路，
还具有：
使对来自所述第1及第2可变延迟电路的输出进行复用而获得的所述内部时钟信号的上升沿和下降沿能分别独立地进行自由调整，
对时钟周期和初始延迟量进行比较判断的模式判断电路；
根据所述模式判断电路的模式判断结果，对把所述第1及第2鉴相器的相位比较结果用于所述第1及第2可变延迟电路中的哪一个的控制进行选择的第1选择电路；
每次对从所述第1及第2可变延迟电路输出的信号进行复用而生成所述内部时钟信号时，根据所述模式判断结果，对从所述第1及第2可变延迟电路分别输出的信号的上升沿和下降沿，用于上述内部时钟信号的上升和下降中的哪一个进行切换的第2选择电路。
18.一种延迟同步回路装置，生成与输入时钟信号同步的内部时钟信号，其特征在于，具有：
对所述输入时钟信号的上升沿和内部时钟信号的上升沿的相位进行比较的第1鉴相器；
对所述输入时钟信号的下降沿和所述内部时钟信号的下降沿的相位进行比较的第2鉴相器；以及，
根据所述第1及第2鉴相器的相位比较结果，使延迟可变的第1及第2可变延迟电路，
还具有：使对来自所述第1及第2可变延迟电路的输出进行复用而获得的所述内部时钟信号的上升沿和下降沿能分别独立地进行自由调整，
对时钟周期和初始延迟量进行比较判断的模式判断电路，
所述第1鉴相器具有根据所述模式判断结果，对所述内部时钟信号的上升沿和所述输入时钟信号的下降沿的相位进行比较的变更装置；
所述第2相位比较电路具有根据所述模式判断结果，对所述内部时钟信号的下降沿和所述基准时钟信号的上升沿的相位进行比较的变更装置；
具有根据所述模式判断结果，对所述内部时钟的相位进行反相的装置。
19.根据权利要求17所述的延迟同步回路装置，其特征在于：
所述第1、第2鉴相电路中的至少一个由对所述内部时钟信号的占空比进行检测的电路构成。
20.根据权利要求17所述的延迟同步回路装置，其特征在于，具有：
对所述内部时钟信号的占空比进行检测的电路；以及，
由所述模式判断结果和输入的占空比检测使能信号来控制，对把所述第1、第2鉴相电路及所述占空比检测电路的判断结果用于所述第1及第2可变延迟电路中的哪一个的控制进行选择的选择电路。
21.一种延迟同步回路装置，其特征在于，具有：
输入输入信号，使输入信号的上升和下降的时序可变延迟并将其输出的可变延迟电路；
输出按所述可变延迟电路所延迟的信号的上升和下降规定了脉冲宽度的输出信号的多路复用电路；和
分别对所述输入信号的上升和下降及所述输出信号的上升和下降的相位进行比较，根据各所述相位比较结果，对所述可变延迟电路的延迟时间进行可变控制的控制电路，
所述多路复用电路具有根据对动作模式进行控制的控制信号进行以下切换控制的电路，根据从所述可变延迟电路输出的信号的上升和下降来决定所述输出信号的上升和下降的时序，或者，根据从所述可变延迟电路输出的信号的下降和上升来决定所述输出信号的上升和下降的时序；
所述控制电路具有根据所述控制信号进行以下切换控制的电路，根据所述输入信号的上升和所述输出信号的上升的相位比较结果及所述输入信号的下降和所述输出信号的下降的相位比较结果，使所述可变延迟电路中的输出信号的上升的时序和下降的时序的延迟量分别可变，或者，根据所述输入信号的上升和所述输出信号的上升及所述输入信号的下降和所述输出信号的下降的相位比较结果，使所述可变延迟电路中的输出信号的下降的时序和上升的时序的延迟量分别可变。
22.一种延迟同步回路装置，其特征在于，具有：
输入输入信号，使输入信号的上升和下降的时序可变延迟并将其输出的可变延迟电路；
输出按所述可变延迟电路所延迟的信号的上升和下降规定了脉冲宽度的输出信号的多路复用电路；
分别对所述输入信号的上升和下降及所述输出信号的上升和下降的相位进行比较，根据各所述相位比较结果，对所述可变延迟电路的延迟时间进行可变控制的控制电路；和
对所述输出信号的占空比进行检测，输出占空比检测信号的占空比检测电路，
所述多路复用电路具有根据对动作模式进行控制的控制信号进行以下切换控制的电路，根据从所述可变延迟电路输出的信号的上升和下降来决定所述输出信号的上升和下降的时序，或者，根据从所述可变延迟电路输出的信号的下降和上升来决定所述输出信号的上升和下降的时序；
所述控制电路具有：根据所述控制信号，从所述输入信号的上升和所述输出信号的上升的第1相位比较结果、所述输入信号的下降和所述输出信号的下降的第2相位比较结果以及所述占空比检测信号中选择2个进行输出的选择电路；
根据所述选择的2个信号，使所述可变延迟电路中的输出信号的上升的时序和下降时序的延迟量分别可变。
23.根据权利要求22所述的延迟同步回路装置，其特征在于：
所述选择电路在输入的占空比检测使能信号为非激活状态时，根据对动作模式进行控制的模式判断信号进行控制，使所述可变延迟电路中的输出信号的上升的时序和下降的时序的延迟量分别按照所述第1相位比较结果和所述第2相位比较结果或者所述第2相位比较结果和所述第1相位比较结果而可变；
在所述占空比检测使能信号为激活状态时，根据所述模式判断信号，使所述可变延迟电路中的输出信号的上升的时序和下降的时序的延迟量分别按照所述第1相位比较结果和所述占空比检测信号或者所述占空比检测信号和所述第1相位比较结果而可变；
24.一种延迟同步回路装置，其特征在于，具有：
使延迟时间可变，输出使输入时钟信号的上升延迟了的信号的第1延迟电路；
使延迟时间可变，输出使输入时钟信号的下降延迟了的信号的第2延迟电路；
输入从所述第1延迟电路输出的信号，对相位进行微调整并输出信号的第3延迟电路；
输入从所述第2延迟电路输出的信号，对相位进行微调整并输出信号的第4延迟电路；
每次输入所述第3延迟电路的输出信号和所述第4延迟电路的输出信号并对其进行多路复用，输出1个输出时钟信号时，就按照输入的模式判断信号，输出根据输入时钟信号的上升和下降分别规定了上升和下降的时序的输出时钟信号，或者，输出根据输入时钟信号的上升和下降分别规定了下降和上升的时序的输出时钟信号的多路复用电路；
根据所述输出时钟信号的跃变，输出反馈时钟信号的延迟调整用的仿真电路；
对所述输入时钟信号和所述反馈时钟信号的上升沿的相位进行比较，输出第1相位比较结果的第1鉴相电路；
对输入时钟信号和所述反馈时钟信号的下降沿的相位进行比较，输出第2相位比较结果的第2鉴相电路；
第1计数器；
第2计数器；
进行以下切换控制的选择电路：输入从所述第1、第2鉴相电路输出的第1、第2相位比较结果，按照输入的模式判断信号的值，把所述第1相位比较结果供给所述第1计数器，把所述第2相位比较结果供给第2计数器，或是，把所述第2相位比较结果供给所述第1计数器，把所述第1相位比较结果供给第2计数器；
根据所述第1计数器的计数输出，输出用于对所述第1延迟电路中的上升的时序进行调整的控制信号的第1选择电路；和
根据所述第2计数器的计数输出，输出用于对所述第1延迟电路中的下降的时序进行调整的控制信号的第2选择电路。
25.一种延迟同步回路装置，其特征在于，具有：
使延迟时间可变，输出使输入时钟信号的上升延迟了的信号的第1延迟电路；
使延迟时间可变，输出使输入时钟信号的下降延迟了的信号的第2延迟电路；
输入从所述第1延迟电路输出的信号，对相位进行微调整并输出信号的第3延迟电路；
输入从所述第2延迟电路输出的信号，对相位进行微调整并输出信号的第4延迟电路；
每次输入所述第3延迟电路的输出信号和所述第4延迟电路的输出信号并对其进行多路复用，输出1个输出时钟信号时，就按照输入的模式判断信号，输出根据输入时钟信号的上升和下降分别规定了上升和下降的时序的输出时钟信号，或者，输出根据输入时钟信号的上升和下降分别规定了下降和上升的时序的输出时钟信号的多路复用电路；
根据所述输出时钟信号的跃变，输出反馈时钟信号的延迟调整用的仿真电路；
对所述输入时钟信号和所述反馈时钟信号的上升沿的相位进行比较，输出第1相位比较结果的第1鉴相电路；
对所述输入时钟信号和所述反馈时钟信号的下降沿的相位进行比较，输出第2相位比较结果的第2鉴相电路；
第1计数器；
第2计数器；
根据所述第1计数器的计数输出，输出用于对所述第1延迟电路中的上升的时序进行调整的控制信号的第1选择电路；
根据所述第2计数器的计数输出，输出用于对所述第1延迟电路中的下降的时序进行调整的控制信号的第2选择电路。
输入所述反馈时钟信号，对占空比进行检测，输出占空比检测信号的占空比检测电路；
具有以下装置的选择电路：输入从所述第1、第2鉴相电路输出的第1、第2相位比较结果，按照所述模式判断信号的值，把所述第1及第2相位比较结果中的一方从第1输出端输出，把另一方从第2输出端输出的切换电路；根据所述占空比检测电路表示使能状态的控制信号、所述模式判断信号，把所述切换电路的所述第1输出和来自所述占空比检测电路的占空比检测信号中的一方输出到所述第1计数器的多路复用器；以及，根据所述占空比检测电路表示使能状态的控制信号、所述模式判断信号，把所述切换电路的所述第2输出和来自所述占空比检测电路的占空比检测信号中的一方输出到所述第2计数器的多路复用器。
26.根据权利要求24或25所述的延迟同步回路装置，其特征在于，具有：根据从所述第1、第2鉴相电路输出的所述第1相位比较结果和/或所述第2相位比较结果，对动作模式进行判断，确定所述模式判断信号的值并将其输出的模式判断电路。
27.一种延迟同步回路装置，其特征在于，具有：
使延迟时间可变，输出使输入时钟信号的上升延迟了的信号的第1延迟电路；
使延迟时间可变，输出使输入时钟信号的下降延迟了的信号的第2延迟电路；
输入从所述第1延迟电路输出的信号，对相位进行微调整并输出信号的第3延迟电路；
输入从所述第2延迟电路输出的信号，对相位进行微调整并输出信号的第4延迟电路；
每次输入所述第3延迟电路的输出信号和所述第4延迟电路的输出信号并对其进行多路复用，输出1个输出时钟信号时，就按照输入的模式判断信号，输出根据输入时钟信号的上升和下降分别规定了上升和下降的时序的输出时钟信号，或者，输出根据输入时钟信号的上升和下降分别规定了下降和上升的时序的输出时钟信号的多路复用电路；
根据所述输出时钟信号的跃变，输出反馈时钟信号的延迟调整用的仿真电路；
对所述输入时钟信号和所述反馈时钟信号的上升沿的相位进行比较，输出第1相位比较结果的第1鉴相电路；
输入上述反馈时钟信号，对占空比进行检测，输出占空比检测信号的占空比检测电路；
第1计数器；
第2计数器；
根据所述第1计数器的计数输出，输出用于对所述第1延迟电路中的上升的时序进行调整的控制信号的第1选择电路；
根据所述第2计数器的计数输出，输出用于对所述第2延迟电路中的上升的时序进行调整的控制信号的第2选择电路；
进行以下切换控制的选择电路：输入从所述第1鉴相电路输出的第1相位比较结果和来自所述占空比检测电路的占空比检测信号，按照所述模式判断信号的值，把所述第1相位比较结果输出到所述第1计数器，把所述占空比检测信号输出到上述第2计数器，或是，把所述第1相位比较结果输出至上述第2计数器，把所述占空比检测信号输出到所述第1计数器。
28.根据权利要求27所述的延迟同步回路装置，其特征在于，具有：根据从所述第1鉴相电路输出的所述第1相位比较结果，对动作模式进行判断，确定所述模式判断信号的值并将其输出的模式判断电路。
29.一种延迟同步回路装置，其特征在于，具有：
使延迟时间可变，输出使输入时钟信号的上升延迟了的信号的第1延迟电路；
使延迟时间可变，输出使输入时钟信号的下降延迟了的信号的第2延迟电路；
输入从所述第1延迟电路输出的信号，对相位进行微调整并输出信号的第3延迟电路；
输入从所述第2延迟电路输出的信号，对相位进行微调整并输出信号的第4延迟电路；
每次输入所述第3延迟电路的输出信号和所述第4延迟电路的输出信号并对其进行多路复用，输出1个输出时钟信号时，就按照输入的模式判断信号，输出根据输入时钟信号的上升和下降分别规定了上升和下降的时序的输出时钟信号，或者，输出根据输入时钟信号的上升和下降分别规定了下降和上升的时序的输出时钟信号的多路复用电路；
根据所述输出时钟信号的跃变，生成与所述输出时钟信号同相及反相的反馈时钟信号，根据所述模式判断信号，选择输出一方的延迟调整用的仿真电路；
对所述输入时钟信号和所述反馈时钟信号的上升沿的相位进行比较，输出正相及反相的相位比较结果，根据模式判断信号，把正相及反相的相位比较结果的一方作为第1相位比较结果而输出的第1鉴相电路；
对所述输入时钟信号和所述反馈时钟信号的下降沿的相位进行比较，输出正相及反相的相位比较结果，根据所述模式判断信号，把正相及反相的相位比较结果的一方作为第2相位比较结果而输出的第2鉴相电路；
对所述第1相位比较结果进行计数第1计数器；
对所述第2相位比较结果进行计数第2计数器；
根据所述第1计数器的计数输出，输出用于对所述第1延迟电路中的上升的时序进行调整的控制信号的第1选择电路；
根据所述第2计数器的计数输出，输出用于对所述第1延迟电路中的下降的时序进行调整的控制信号的第2选择电路。
30.根据权利要求29所述的延迟同步回路装置，其特征在于，具有：根据从所述第1、第2鉴相电路输出的所述第1相位比较结果和/或所述第2相位比较结果，对动作模式进行判断，确定所述模式判断信号的值并将其输出的模式判断电路。
CNB2004100556894A 2003-07-31 2004-08-02 延迟电路、延迟同步回路装置、半导体存储装置和信号发生装置 Expired - Fee Related CN100362742C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP283709/2003 2003-07-31
JP2003283709A JP3859624B2 (ja) 2003-07-31 2003-07-31 遅延回路と遅延同期ループ装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN2006101624239A Division CN101043214B (zh) 2003-07-31 2004-08-02 延迟电路和延迟同步回路装置

Publications (2)

Publication Number Publication Date
CN1581690A true CN1581690A (zh) 2005-02-16
CN100362742C CN100362742C (zh) 2008-01-16

Family

ID=34101066

Family Applications (2)

Application Number Title Priority Date Filing Date
CNB2004100556894A Expired - Fee Related CN100362742C (zh) 2003-07-31 2004-08-02 延迟电路、延迟同步回路装置、半导体存储装置和信号发生装置
CN2006101624239A Expired - Fee Related CN101043214B (zh) 2003-07-31 2004-08-02 延迟电路和延迟同步回路装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN2006101624239A Expired - Fee Related CN101043214B (zh) 2003-07-31 2004-08-02 延迟电路和延迟同步回路装置

Country Status (5)

Country Link
US (5) US7135906B2 (zh)
JP (1) JP3859624B2 (zh)
CN (2) CN100362742C (zh)
DE (1) DE102004036455B4 (zh)
TW (1) TWI256197B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1941623B (zh) * 2005-09-27 2010-10-13 三星电子株式会社 可调节延迟单元以及包括该可调节延迟单元的延迟线
CN103427831A (zh) * 2012-05-25 2013-12-04 爱思开海力士有限公司 半导体装置
CN114008921A (zh) * 2019-06-21 2022-02-01 株式会社索思未来 可变延迟电路和半导体集成电路
CN116938198A (zh) * 2023-07-20 2023-10-24 上海奎芯集成电路设计有限公司 脉冲上升下降沿延迟电路及脉冲上升下降沿延迟芯片

Families Citing this family (108)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8385476B2 (en) * 2001-04-25 2013-02-26 Texas Instruments Incorporated Digital phase locked loop
US8056572B2 (en) * 2001-06-04 2011-11-15 Evrio, Inc. System for rapid concealment and shelter including angular frames and warfighter covers
JP3859624B2 (ja) * 2003-07-31 2006-12-20 エルピーダメモリ株式会社 遅延回路と遅延同期ループ装置
DE10345236B3 (de) * 2003-09-29 2005-03-10 Infineon Technologies Ag Verzögerungsregelkreis
JP4416735B2 (ja) * 2003-10-17 2010-02-17 富士通マイクロエレクトロニクス株式会社 半導体装置
KR100605604B1 (ko) * 2003-10-29 2006-07-28 주식회사 하이닉스반도체 지연 고정 루프 및 그 제어 방법
US7498846B1 (en) 2004-06-08 2009-03-03 Transmeta Corporation Power efficient multiplexer
US7142018B2 (en) * 2004-06-08 2006-11-28 Transmeta Corporation Circuits and methods for detecting and assisting wire transitions
US7336103B1 (en) 2004-06-08 2008-02-26 Transmeta Corporation Stacked inverter delay chain
US7405597B1 (en) * 2005-06-30 2008-07-29 Transmeta Corporation Advanced repeater with duty cycle adjustment
US7304503B2 (en) * 2004-06-08 2007-12-04 Transmeta Corporation Repeater circuit with high performance repeater mode and normal repeater mode, wherein high performance repeater mode has fast reset capability
US7656212B1 (en) * 2004-06-08 2010-02-02 Robert Paul Masleid Configurable delay chain with switching control for tail delay elements
US7071747B1 (en) 2004-06-15 2006-07-04 Transmeta Corporation Inverting zipper repeater circuit
KR100645461B1 (ko) * 2004-06-30 2006-11-15 주식회사 하이닉스반도체 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프 및그의 제어 방법
US7173468B2 (en) * 2004-09-27 2007-02-06 Synopsys, Inc. Multiple-input, single-exit delay line architecture
TWI268473B (en) * 2004-11-04 2006-12-11 Realtek Semiconductor Corp Display controlling device and controlling method
US7592842B2 (en) * 2004-12-23 2009-09-22 Robert Paul Masleid Configurable delay chain with stacked inverter delay elements
US7282971B2 (en) * 2004-12-30 2007-10-16 Stmicroelectronics Pvt. Ltd. Digital delay lock loop
KR100696957B1 (ko) * 2005-03-31 2007-03-20 주식회사 하이닉스반도체 클럭 듀티 조정 회로, 이를 이용한 지연 고정 루프 회로 및그 방법
US7190202B1 (en) * 2005-04-05 2007-03-13 Xilink, Inc. Trim unit having less jitter
US7254505B2 (en) * 2005-06-29 2007-08-07 Avago Technologies General Ip (Singapore) Pte. Ltd. Method and apparatus for calibrating delay lines
US7644331B2 (en) * 2005-07-27 2010-01-05 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for testing and debugging analog circuits in a memory controller
US7626435B2 (en) * 2005-07-27 2009-12-01 Avago Technologies General Ip (Singapore) Pte. Ltd. High resolution delay line architecture
KR100711547B1 (ko) * 2005-08-29 2007-04-27 주식회사 하이닉스반도체 지연 고정 루프
US7449930B2 (en) 2005-09-29 2008-11-11 Hynix Semiconductor Inc. Delay locked loop circuit
JP4721872B2 (ja) 2005-10-26 2011-07-13 株式会社アドバンテスト 遅延ロックループ回路、タイミング発生器、半導体試験装置、半導体集積回路及び遅延量校正方法
KR101125018B1 (ko) * 2005-12-12 2012-03-28 삼성전자주식회사 디지털 지연셀 및 이를 구비하는 지연 라인 회로
JP2007243735A (ja) * 2006-03-09 2007-09-20 Elpida Memory Inc Ｄｌｌ回路及びそれを備えた半導体装置
KR100838376B1 (ko) * 2006-08-24 2008-06-13 주식회사 하이닉스반도체 전원전압 변동에 대비한 디엘엘장치.
JP2008099002A (ja) * 2006-10-12 2008-04-24 Elpida Memory Inc Ｄｌｌ回路
US7716510B2 (en) 2006-12-19 2010-05-11 Micron Technology, Inc. Timing synchronization circuit with loop counter
US7388795B1 (en) * 2006-12-28 2008-06-17 Intel Corporation Modular memory controller clocking architecture
KR100919243B1 (ko) * 2007-01-17 2009-09-30 삼성전자주식회사 주파수 대역에 적응적인 코오스 락 타임을 갖는 ｄｌｌ회로 및 이를 구비하는 반도체 메모리 장치
KR100857436B1 (ko) * 2007-01-24 2008-09-10 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
US7459949B2 (en) 2007-01-30 2008-12-02 Mosaid Technologies Incorporated Phase detector circuit and method therefor
KR100863001B1 (ko) * 2007-02-09 2008-10-13 주식회사 하이닉스반도체 듀티 싸이클 보정 기능을 갖는 지연 고정 루프 회로 및 그제어방법
US7656745B2 (en) 2007-03-15 2010-02-02 Micron Technology, Inc. Circuit, system and method for controlling read latency
JP4551431B2 (ja) * 2007-09-18 2010-09-29 富士通株式会社 可変遅延回路，遅延時間制御方法および単位回路
JP5448324B2 (ja) * 2007-10-23 2014-03-19 ピーエスフォー ルクスコ エスエイアールエル Ｄｌｌ回路及びこれを備える半導体装置、並びに、データ処理システム
US7692462B2 (en) * 2008-01-25 2010-04-06 Himax Technologies Limited Delay-locked loop and a stabilizing method thereof
US7755404B2 (en) * 2008-02-05 2010-07-13 Micron Technology, Inc. Delay locked loop circuit and method
GB0804337D0 (en) * 2008-03-07 2008-04-16 Cambridge Silicon Radio Ltd Dual phase detector phase-locked loop
KR100954108B1 (ko) * 2008-09-02 2010-04-27 주식회사 하이닉스반도체 지연고정루프회로
JP5451012B2 (ja) * 2008-09-04 2014-03-26 ピーエスフォー ルクスコ エスエイアールエル Ｄｌｌ回路及びその制御方法
US8401140B2 (en) * 2008-09-05 2013-03-19 Freescale Semiconductor, Inc. Phase/frequency detector for a phase-locked loop that samples on both rising and falling edges of a reference signal
KR20100045186A (ko) * 2008-10-23 2010-05-03 삼성전자주식회사 광대역의 지연고정루프회로
JP5458546B2 (ja) * 2008-10-27 2014-04-02 富士通セミコンダクター株式会社 遅延クロック発生装置
KR20100099545A (ko) * 2009-03-03 2010-09-13 삼성전자주식회사 지연동기회로 및 그를 포함하는 반도체 메모리 장치
US7969813B2 (en) 2009-04-01 2011-06-28 Micron Technology, Inc. Write command and write data timing circuit and methods for timing the same
US9209912B2 (en) * 2009-11-18 2015-12-08 Silicon Laboratories Inc. Circuit devices and methods for re-clocking an input signal
JP5413151B2 (ja) * 2009-11-25 2014-02-12 富士通セミコンダクター株式会社 デジタル遅延回路及びデジタル遅延回路の制御方法
US8120407B1 (en) * 2009-12-18 2012-02-21 Altera Corporation Techniques for varying phase shifts in periodic signals
US8350596B1 (en) * 2010-03-26 2013-01-08 Altera Corporation Clock loss detection circuit for PLL clock switchover
US8542045B2 (en) 2010-06-07 2013-09-24 Samsung Electronics Co., Ltd. Duty correcting circuit, delay-locked loop circuit and method of correcting duty
GB201015730D0 (en) 2010-09-20 2010-10-27 Novelda As Continuous time cross-correlator
GB201015729D0 (en) 2010-09-20 2010-10-27 Novelda As Pulse generator
JP5472487B2 (ja) * 2010-11-26 2014-04-16 富士通株式会社 半導体装置、及び情報処理装置
KR20120088136A (ko) * 2011-01-31 2012-08-08 에스케이하이닉스 주식회사 동기 회로
US8522087B2 (en) * 2011-02-02 2013-08-27 Micron Technology, Inc. Advanced converters for memory cell sensing and methods
US8984320B2 (en) 2011-03-29 2015-03-17 Micron Technology, Inc. Command paths, apparatuses and methods for providing a command to a data block
JP2012217065A (ja) * 2011-04-01 2012-11-08 Fujitsu Ltd 可変遅延回路
US8509011B2 (en) 2011-04-25 2013-08-13 Micron Technology, Inc. Command paths, apparatuses, memories, and methods for providing internal commands to a data path
US8552783B2 (en) * 2011-06-10 2013-10-08 International Business Machines Corporation Programmable delay generator and cascaded interpolator
JP2013042353A (ja) * 2011-08-16 2013-02-28 Elpida Memory Inc 半導体装置
US8552776B2 (en) 2012-02-01 2013-10-08 Micron Technology, Inc. Apparatuses and methods for altering a forward path delay of a signal path
JP2013200830A (ja) * 2012-03-26 2013-10-03 Toshiba Corp メモリシステム
JP5876364B2 (ja) * 2012-04-13 2016-03-02 ラピスセミコンダクタ株式会社 半導体メモリ及びデータ読出方法
US9166579B2 (en) 2012-06-01 2015-10-20 Micron Technology, Inc. Methods and apparatuses for shifting data signals to match command signal delay
US9054675B2 (en) * 2012-06-22 2015-06-09 Micron Technology, Inc. Apparatuses and methods for adjusting a minimum forward path delay of a signal path
US9001594B2 (en) 2012-07-06 2015-04-07 Micron Technology, Inc. Apparatuses and methods for adjusting a path delay of a command path
US9329623B2 (en) 2012-08-22 2016-05-03 Micron Technology, Inc. Apparatuses, integrated circuits, and methods for synchronizing data signals with a command signal
US9219410B2 (en) * 2012-09-14 2015-12-22 Analog Devices, Inc. Charge pump supply with clock phase interpolation
US8913448B2 (en) 2012-10-25 2014-12-16 Micron Technology, Inc. Apparatuses and methods for capturing data in a memory
US9325542B2 (en) * 2012-11-21 2016-04-26 Globalfoundries Inc. Power-scalable skew compensation in source-synchronous parallel interfaces
US8786339B2 (en) * 2012-12-03 2014-07-22 Micron Technology, Inc. Apparatuses and methods for delaying signals using a delay line with homogenous architecture and integrated measure initialization circuitry
KR102041471B1 (ko) * 2012-12-24 2019-11-07 에스케이하이닉스 주식회사 반도체 장치
US9734097B2 (en) 2013-03-15 2017-08-15 Micron Technology, Inc. Apparatuses and methods for variable latency memory operations
US9727493B2 (en) 2013-08-14 2017-08-08 Micron Technology, Inc. Apparatuses and methods for providing data to a configurable storage area
US9183904B2 (en) 2014-02-07 2015-11-10 Micron Technology, Inc. Apparatuses, memories, and methods for facilitating splitting of internal commands using a shared signal path
US9508417B2 (en) 2014-02-20 2016-11-29 Micron Technology, Inc. Methods and apparatuses for controlling timing paths and latency based on a loop delay
US9530473B2 (en) 2014-05-22 2016-12-27 Micron Technology, Inc. Apparatuses and methods for timing provision of a command to input circuitry
US9531363B2 (en) 2015-04-28 2016-12-27 Micron Technology, Inc. Methods and apparatuses including command latency control circuit
US9813067B2 (en) 2015-06-10 2017-11-07 Micron Technology, Inc. Clock signal and supply voltage variation tracking
TWI563264B (en) * 2015-06-11 2016-12-21 Faraday Tech Corp On-chip apparatus and method for jitter measurement
US9564909B1 (en) * 2015-09-22 2017-02-07 Rambus Inc. Method and circuit for delay adjustment monotonicity in a delay line
US9584105B1 (en) * 2016-03-10 2017-02-28 Analog Devices, Inc. Timing generator for generating high resolution pulses having arbitrary widths
US10153758B2 (en) * 2016-04-20 2018-12-11 SK Hynix Inc. Efficient digital duty cycle adjusters
US9601170B1 (en) 2016-04-26 2017-03-21 Micron Technology, Inc. Apparatuses and methods for adjusting a delay of a command signal path
US9865317B2 (en) 2016-04-26 2018-01-09 Micron Technology, Inc. Methods and apparatuses including command delay adjustment circuit
KR102521756B1 (ko) * 2016-06-22 2023-04-14 삼성전자주식회사 반도체 메모리 장치의 지연 회로, 반도체 메모리 장치 및 이의 동작 방법
US9997220B2 (en) 2016-08-22 2018-06-12 Micron Technology, Inc. Apparatuses and methods for adjusting delay of command signal path
KR102661447B1 (ko) 2016-11-08 2024-04-26 에스케이하이닉스 주식회사 입력 버퍼 회로
US10409319B2 (en) 2017-04-17 2019-09-10 Intel Corporation System, apparatus and method for providing a local clock signal for a memory array
US10224938B2 (en) 2017-07-26 2019-03-05 Micron Technology, Inc. Apparatuses and methods for indirectly detecting phase variations
US10333532B2 (en) * 2017-09-07 2019-06-25 Micron Technology, Inc. Apparatuses and methods for detecting a loop count in a delay-locked loop
JP7027977B2 (ja) * 2018-03-13 2022-03-02 富士通株式会社 発振回路及び発振回路の制御方法
US10475492B1 (en) * 2018-07-27 2019-11-12 Macronix International Co., Ltd. Circuit and method for read latency control
US10623174B1 (en) * 2018-12-12 2020-04-14 Xilinx, Inc. Low latency data transfer technique for mesochronous divided clocks
KR20210070140A (ko) * 2019-12-04 2021-06-14 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US10944385B1 (en) 2020-01-17 2021-03-09 Qualcomm Incorporated Delay circuit that accurately maintains input duty cycle
US11004499B1 (en) * 2020-05-08 2021-05-11 Winbond Electronics Corp. Latency control circuit and method
CN112291120B (zh) * 2020-12-29 2021-06-15 苏州裕太微电子有限公司 一种延时线结构及其时延抖动的校正方法
JP2023023090A (ja) * 2021-08-04 2023-02-16 株式会社アドバンテスト 装置
KR20230046355A (ko) 2021-09-29 2023-04-06 삼성전자주식회사 고 분해능 위상 보정 회로 및 위상 보간 장치
KR20230052554A (ko) * 2021-10-13 2023-04-20 삼성전자주식회사 딜레이 회로 및 이를 포함하는 클록 에러 보정 장치
JPWO2023145242A1 (zh) * 2022-01-31 2023-08-03
US11942950B2 (en) * 2022-06-23 2024-03-26 Elite Semiconductor Microelectronics Technology Inc. Input clock buffer and clock signal buffereing method
US11916558B1 (en) * 2022-12-13 2024-02-27 Qualcomm Incorporated DDR phy parallel clock paths architecture

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5459422A (en) * 1993-06-02 1995-10-17 Advanced Micro Devices, Inc. Edge selective delay circuit
US5859552A (en) * 1995-10-06 1999-01-12 Lsi Logic Corporation Programmable slew rate control circuit for output buffer
JP3410922B2 (ja) * 1996-04-23 2003-05-26 株式会社東芝 クロック制御回路
TW353176B (en) * 1996-09-20 1999-02-21 Hitachi Ltd A semiconductor device capable of holding signals independent of the pulse width of an external clock and a computer system including the semiconductor
US5963074A (en) * 1997-06-18 1999-10-05 Credence Systems Corporation Programmable delay circuit having calibratable delays
KR100273251B1 (ko) * 1997-12-17 2001-01-15 김영환 듀티비를 보상하는 부지연신호 발생회로
US5923613A (en) * 1998-03-18 1999-07-13 Etron Technology, Inc. Latched type clock synchronizer with additional 180°-phase shift clock
US6175605B1 (en) * 1998-03-25 2001-01-16 Vanguard International Semiconductor Corporation Edge triggered delay line, a multiple adjustable delay line circuit, and an application of same
US6137334A (en) * 1998-07-06 2000-10-24 Micron Technology, Inc. Logic circuit delay stage and delay line utilizing same
JP3769940B2 (ja) * 1998-08-06 2006-04-26 株式会社日立製作所 半導体装置
JP3501665B2 (ja) * 1998-11-17 2004-03-02 沖電気工業株式会社 伝搬遅延方法及び装置、並びに位相同期回路
JP2000269423A (ja) * 1999-03-16 2000-09-29 Toshiba Microelectronics Corp 半導体集積回路
US6037901A (en) * 1999-05-17 2000-03-14 Caterpillar Inc. System and method for communicating information for fleets of earthworking machines
KR100527402B1 (ko) * 2000-05-31 2005-11-15 주식회사 하이닉스반도체 디디알 동기식메모리의 지연고정루프 장치
JP3605033B2 (ja) * 2000-11-21 2004-12-22 Ｎｅｃエレクトロニクス株式会社 固定長遅延生成回路
JP2002290217A (ja) * 2001-03-28 2002-10-04 Fujitsu Ltd 遅延回路、遅延回路を含む半導体集積回路装置、及び遅延方法
US6798259B2 (en) * 2001-08-03 2004-09-28 Micron Technology, Inc. System and method to improve the efficiency of synchronous mirror delays and delay locked loops
JP4871462B2 (ja) * 2001-09-19 2012-02-08 エルピーダメモリ株式会社 補間回路とｄｌｌ回路及び半導体集積回路
JP4609808B2 (ja) * 2001-09-19 2011-01-12 エルピーダメモリ株式会社 半導体集積回路装置及び遅延ロックループ装置
US6930524B2 (en) * 2001-10-09 2005-08-16 Micron Technology, Inc. Dual-phase delay-locked loop circuit and method
US6759911B2 (en) * 2001-11-19 2004-07-06 Mcron Technology, Inc. Delay-locked loop circuit and method using a ring oscillator and counter-based delay
KR100424180B1 (ko) * 2001-12-21 2004-03-24 주식회사 하이닉스반도체 듀티 사이클 보상 기능을 갖는 지연 고정 루프 회로
US6642760B1 (en) * 2002-03-29 2003-11-04 Rambus, Inc. Apparatus and method for a digital delay locked loop
US6727740B2 (en) * 2002-08-29 2004-04-27 Micron Technology, Inc. Synchronous mirror delay (SMD) circuit and method including a ring oscillator for timing coarse and fine delay intervals
KR100486268B1 (ko) * 2002-10-05 2005-05-03 삼성전자주식회사 내부에서 자체적으로 듀티싸이클 보정을 수행하는지연동기루프 회로 및 이의 듀티싸이클 보정방법
KR100515071B1 (ko) * 2003-04-29 2005-09-16 주식회사 하이닉스반도체 디엘엘 장치
JP3859624B2 (ja) * 2003-07-31 2006-12-20 エルピーダメモリ株式会社 遅延回路と遅延同期ループ装置
KR100645461B1 (ko) * 2004-06-30 2006-11-15 주식회사 하이닉스반도체 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프 및그의 제어 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1941623B (zh) * 2005-09-27 2010-10-13 三星电子株式会社 可调节延迟单元以及包括该可调节延迟单元的延迟线
CN103427831A (zh) * 2012-05-25 2013-12-04 爱思开海力士有限公司 半导体装置
CN103427831B (zh) * 2012-05-25 2018-03-06 爱思开海力士有限公司 半导体装置
CN114008921A (zh) * 2019-06-21 2022-02-01 株式会社索思未来 可变延迟电路和半导体集成电路
CN116938198A (zh) * 2023-07-20 2023-10-24 上海奎芯集成电路设计有限公司 脉冲上升下降沿延迟电路及脉冲上升下降沿延迟芯片

Also Published As

Publication number Publication date
US7327176B2 (en) 2008-02-05
JP3859624B2 (ja) 2006-12-20
US20070030040A1 (en) 2007-02-08
TW200518465A (en) 2005-06-01
JP2005051673A (ja) 2005-02-24
CN100362742C (zh) 2008-01-16
US20070030045A1 (en) 2007-02-08
DE102004036455A1 (de) 2005-05-12
US20050024107A1 (en) 2005-02-03
US7348823B2 (en) 2008-03-25
US20080136485A1 (en) 2008-06-12
CN101043214A (zh) 2007-09-26
US7271638B2 (en) 2007-09-18
CN101043214B (zh) 2012-05-09
TWI256197B (en) 2006-06-01
US20070030043A1 (en) 2007-02-08
US7135906B2 (en) 2006-11-14
DE102004036455B4 (de) 2010-01-21

Similar Documents

Publication Publication Date Title
CN1581690A (zh) 延迟电路和延迟同步回路装置
CN1279417C (zh) 时钟控制电路和时钟控制方法
CN100336304C (zh) 时钟控制方法及其控制电路
CN1181613C (zh) 时钟控制方法和电路
CN1216324C (zh) 多相时钟发生电路
CN1203613C (zh) 定时差分割电路、时钟控制电路和信号控制方法
CN1172440C (zh) 时钟控制电路和方法
CN1268060C (zh) 时钟同步装置
CN1260892C (zh) 具有占空比校正电路的模拟延迟锁定环
CN1897462A (zh) 可设定或控制时钟信号的占空比的时钟生成电路及其系统
CN1270461C (zh) 半导体集成电路装置和延迟锁定环装置
CN1190898C (zh) 锁相环电路
CN1956329A (zh) 产生时钟信号的时钟产生电路和方法
CN1883116A (zh) 可变延迟电路
CN1573681A (zh) 具备环形振荡电路的随机数产生装置
CN1405650A (zh) 插补电路和dll电路及半导体集成电路
CN1883153A (zh) 时钟恢复电路以及通讯装置
CN1892235A (zh) 测试电路、延迟电路、时钟发生电路和图像传感器
CN1144926A (zh) 时钟产生电路，锁相环电路，半导体装置以及设计方法
CN1655279A (zh) 在半导体存储器装置中的片内终结上的模式转移电路
CN1833175A (zh) 时序比较器、数据取样装置、以及测试装置
CN1700353A (zh) 具有延迟锁定回路的存储设备
CN1913361A (zh) 锁定检测器和具有该锁定检测器的延迟锁定环
CN1751440A (zh) 数字pll电路
CN1229706C (zh) 多相时钟生成电路和时钟倍增电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: PS4 LASCO CO., LTD.

Free format text: FORMER OWNER: NIHITATSU MEMORY CO., LTD.

Effective date: 20130828

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20130828

Address after: Luxemburg Luxemburg

Patentee after: ELPIDA MEMORY INC.

Address before: Tokyo, Japan

Patentee before: Nihitatsu Memory Co., Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080116

Termination date: 20160802

CF01 Termination of patent right due to non-payment of annual fee